CN109148440A - 一种半导体结构以及测量栅源极电压的方法 - Google Patents
一种半导体结构以及测量栅源极电压的方法 Download PDFInfo
- Publication number
- CN109148440A CN109148440A CN201810982628.4A CN201810982628A CN109148440A CN 109148440 A CN109148440 A CN 109148440A CN 201810982628 A CN201810982628 A CN 201810982628A CN 109148440 A CN109148440 A CN 109148440A
- Authority
- CN
- China
- Prior art keywords
- circuit
- diode
- grid
- voltage
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 238000000034 method Methods 0.000 title claims description 25
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 230000015556 catabolic process Effects 0.000 claims abstract description 19
- 239000000463 material Substances 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 239000004411 aluminium Substances 0.000 claims 1
- 229910052782 aluminium Inorganic materials 0.000 claims 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 10
- 238000005259 measurement Methods 0.000 description 7
- 230000005669 field effect Effects 0.000 description 6
- 239000013078 crystal Substances 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 238000013461 design Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 239000007787 solid Substances 0.000 description 4
- 230000001052 transient effect Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000005611 electricity Effects 0.000 description 3
- 229910052738 indium Inorganic materials 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 239000007921 spray Substances 0.000 description 2
- 239000003381 stabilizer Substances 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/0023—Measuring currents or voltages from sources with high internal resistance by means of measuring circuits with high input impedance, e.g. OP-amplifiers
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
- G01R31/2601—Apparatus or methods therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/62—Protection against overvoltage, e.g. fuses, shunts
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明涉及一种半导体结构，包括：晶体管、第一电路及N个第二电路，N为大于1的自然数；所述晶体管包括形成于一衬底或外延层上的栅极以及位于所述栅极两侧的衬底或外延层中的源极和漏极，所述栅极与所述衬底或所述外延层之间具有一栅极氧化层，所述第一电路及所述第二电路均并联于所述晶体管的栅极和源极之间；所述第一电路包括第一二极管组，所述第一二极管组具有比所述栅极氧化层击穿电压低的第一反向耐压，所述第一二极管组包括至少一个第一二极管；所述第二电路包括具有第二二极管组以及与所述第二二极管组串联的保险丝；第一个到第N个第二电路对应的第二二极管组的第二反向耐压依次增加且均小于所述第一反向耐压。
Description
技术领域
本发明涉及半导体技术领域，具体的说是一种半导体结构以及测量栅源极电压的方法。
背景技术
瞬态电压抑制器是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。现有的瞬态电压抑制器通常用来保护敏感电路受到浪涌的冲击，在进行防静电的实际应用中，特别是在电路应用中，当晶体管栅极电压偏高时，由防静电二极管承担电压，以防止对栅极造成损坏。然而实际上，以现有的半导体结构，我们难以判断出栅源极之间具体所承担的电压，这就不利于电路的设计与匹配。
发明内容
本发明实施例提供了一种半导体结构以及测量栅源极电压的方法，能够快速判断出栅源极之间具体所承担的电压，结构简单，成本低。
第一方面，本发明实施例提供了一种半导体结构，包括：晶体管、第一电路及N个第二电路，N为大于1的自然数；
所述晶体管包括形成于一衬底或外延层上的栅极以及位于所述栅极两侧的衬底或外延层中的源极和漏极d，所述栅极与所述衬底或所述外延层之间具有一栅极氧化层，所述第一电路及所述第二电路均并联于所述晶体管的栅极和源极之间；
所述第一电路包括第一二极管组，所述第一二极管组具有比所述栅极氧化层击穿电压低的第一反向耐压，所述第一二极管组包括至少一个第一二极管；
所述第二电路包括具有第二二极管组以及与所述第二二极管组串联的保险丝；第一个到第N个第二电路对应的第二二极管组的第二反向耐压依次增加且均小于所述第一反向耐压，所述第二电路包括至少一个第二二极管；
当任一所述第二电路对应的第二二极管全部被反向击穿时，其对应的保险丝熔断。
第二方面，本发明实施例提供了一种测量栅源极电压的方法，其特征在于，应用上述半导体结构，所述方法包括：
在所述栅极与所述源极之间施加第一电压后，判断所述第二电路中所述保险丝是否烧断；
当仅第1个所述第二电路的保险丝烧断时，判断所述第一电压在所述第1个第二电路的第二反向耐压与所述第2个第二电路的第二反向耐压之间；
当第1个到第i个所述第二电路的保险丝均烧断时，判断所述第一电压在所述第i个第二电路的第二反向耐压与所述第i+1个第二电路的第二反向耐压之间，i为自然数且小于N。
可以理解，本发明提出一种具有多路并联电路的半导体结构设计，在保护敏感电路受到浪涌的冲击的同时，可以精确判断晶体管栅源极之间承担的电压大小，方便电路设计者对于电路结构进行调整与优化，结构简单，便于实现。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。构成本发明的一部分附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明书用于解释本发明，并不构成对不让你发明的不当限定。
下面结合附图和实施例对本发明进一步说明。
图1是本发明实施例提出的半导体结构的电路图；
图2是本发明实施例提出的半导体结构的结构示意图；
附图标记说明：1、第一电路；2、第二电路；Q、晶体管；g、栅极；s、源极；d、漏极d；11、第一二极管；21、第二二极管；22、保险丝；3、外延层；4、栅极氧化层；Vgs、第一电压。
具体实施方式
为了使本发明的目的、技术方案和有益技术效果更加清晰明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理方法和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
请参阅图1及图2，本发明实施例提出了一种半导体结构，包括：晶体管Q、第一电路1及N个第二电路2，N为大于1的自然数；所述晶体管Q包括形成于一衬底或外延层3上的栅极g以及位于所述栅极g两侧的衬底或外延层3中的源极s和漏极d，所述栅极g与所述衬底或所述外延层3之间具有一栅极氧化层4，所述第一电路1及所述第二电路2均并联于所述晶体管Q的栅极g和源极s之间；所述第一电路1包括第一二极管组，所述第一二极管组具有比所述栅极氧化层4击穿电压低的第一反向耐压，所述第一二极管组包括至少一个第一二极管11；所述第二电路2包括具有第二二极管组以及与所述第二二极管组串联的保险丝22；第一个到第N个第二电路2对应的第二二极管组的第二反向耐压依次增加且均小于所述第一反向耐压，所述第二电路2包括至少一个第二二极管21；当任一所述第二电路2对应的第二二极管21全部被反向击穿时，其对应的保险丝22熔断。
可以理解，本发明提出一种具有多路并联电路的半导体结构设计，在保护敏感电路受到浪涌的冲击的同时，可以精确判断晶体管Q栅源极s之间承担的电压大小，方便电路设计者对于电路结构进行调整与优化，结构简单，便于实现。
具体的，所述晶体管Q包括IGBT(Insulated Gate Bipolar Transi stor，双极型绝缘栅场效应晶体管)、MOS(metal-oxide-semiconducto r，场效应晶体管)、BJT(BipolarJunction Transistor，双极结型晶体管)等，在本发明的一些实施方式中，所述晶体管Q为场效应晶体管(以下均称之为MOS晶体管)，所述晶体管Q可以为N型晶体管，也可以为P型晶体管，其中，所述MOS晶体管有P型MOS管和N型MOS管之分，更具体的，在本实施方式中，所述MOS晶体管为N型MOS晶体管，在其他实施方式中，P型MOS晶体管同样适用于本发明。
进一步的，所述晶体管Q为一三极器件，分别包括源极s、漏极d及栅极g，所述源极s及漏极d均形成于所述衬底或位于衬底上的外延层3内，所述栅极g形成于所述衬底或位于衬底上的外延层3上方，所述栅极g与所述衬底或所述外延层3之间具有一栅极氧化层4。以N型MOS晶体管为例，所述晶体管Q包括P型衬底，所述P型衬底上可以形成有P型外延层3，也可不形成有所述P型外延层3，当形成有P型外延层3时，所述源极s及漏极d均通过光刻、注入等方式形成于所述P型外延层3的表面区域。所述衬底(图未示)作为所述晶体管Q的载体，主要起到支撑的作用。所述衬底的材质一般为硅衬底，硅为最常见、低廉且性能稳定的半导体材料，所述外延层3通过外延生长法形成在所述衬底的表面，所述化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的外延生长法，该方法将硅与掺杂元素喷射于所述衬底之上，均匀性，重复性好，且台阶覆盖性优良。其中，所述P型外延层3内形成有N型阱区以及浅沟槽隔离结构，所述浅沟槽隔离结构用以隔离相邻的晶体管。当然，所述衬底或所述外延层3内还可以形成有其他公知的结构，在此不再一一赘述。需要说明的是，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成P型结构，如P型外延层3，在纯净的硅晶体中掺入五价元素(如磷、砷、锑等)，使之取代晶格中硅原子的位置，就形成了N型半导体，如N型阱区。
进一步的，所述第一电路1用于释放栅极g电荷，不让电荷积累，进而起到保护所述栅极氧化层4的作用，由于晶体管Q栅极g与漏极d和源极s之间的绝缘电阻很高，而所述栅极氧化层4很薄，栅极g很容易积累电荷把栅极氧化层4击穿而损坏所述晶体管Q，在使用过程中如果有较高电压加到栅极g也会造成击穿所述栅极氧化层4击穿而损坏所述晶体管Q，因此，通过所述第一电路1并联在所述晶体管Q栅极g及所述源极s之间以限制栅源极s之间的电压在稳压管稳压值以下，可以很好地保护所述栅极氧化层4被击穿。进一步的，所述第一电路1包括第一二极管组，所述第一二极管组包括至少一个第一二极管11，以N型MOS晶体管为例，所述第一二极管11的正极(阳极)与所述源极s连接，所述第一二极管11的负极(阴极)与所述栅极g连接，以P型MOS晶体管为例，所述第一二极管11的负极(阴极)正极与所述源极s连接，所述第一二极管11的正极(阳极)与所述栅极g连接。当所述第一电路1中的所述第一二极管11为多个时，无论是P型晶体管还是N型晶体管均以极性一致的方式串联连接，总而言之，当所述第一电路1中的所述第一二极管11为多个时，多个所述第一二极管11在电流相反的方向上以极性一致的方式串联连接，多个所述第一二极管11的反向耐压值之和为所述第一耐压值。还应该说明的是，当所述第一电路1中的所述第一二极管11为多个时，多个所述第一二极管11的耐压值可以不同也可大致相等。在本实施方式中，所述第一电路1中包括4个以极性一致的方式串联的第一二极管11，且4个所述第一二极管11的耐压值相等，约为0.1-10V。应当说明的是，由于多个所述第一二极管11在实际生产工艺过程中难以做到完全一致，因此，大致相等为实际应用中可允许的误差范围内大致相等，后文中如再次有“大致相等”的描述，均以为实际应用中可允许的误差范围内大致相等为解释说明，不再一一赘述。
进一步的，N个所述第二电路2用于实现对所述栅极g及所述漏极d之间施加的第一电压Vgs进行测量，进而方便电路设计者对于电路结构进行调整与优化。N个所述第二电路2以及所述第一电路1之间相互并联，每个所述第二电路2包括具有第二二极管组以及与所述第二二极管组串联的保险丝22，所述第二二极管组包括至少一个第二二极管21，以N型MOS晶体管为例，所述第二二极管21的正极(阳极)通过所述保险丝22与所述源极s连接，所述第二二极管21的负极(阴极)与所述栅极g连接，当然，也可以是，所述第二二极管21的正极(阳极)与所述源极s连接，所述第二二极管21的负极(阴极)通过所述保险丝22与所述栅极g连接。以P型MOS晶体管为例，所述第二二极管21的负极(阴极)正极通过保险丝22与所述源极s连接，所述第二二极管21的正极(阳极)与所述栅极g连接，当然，也可以是所述第二二极管21的负极(阴极)正极与所述源极s连接，所述第二二极管21的正极(阳极)通过保险丝22与所述栅极g连接。无论是P型晶体管还是N型晶体管均以极性一致的方式串联连接，总而言之，当所述第二电路2中的所述第二二极管21为多个时，多个所述第二二极管21在电流相反的方向上以极性一致的方式串联连接，多个所述第一二极管11的反向耐压值之和约为所述第二反向耐压。还应该说明的是，当所述第二电路2中的所述第二二极管21为多个时，多个所述第一二极管11的耐压值可以不同也可大致相等。每个第二电路2对应的第二二极管组的所述第二二极管21的数量可以相同也可以不同，在本实施方式中，多个所述第二二极管21的耐压值均大致相等其所述第二二极管21的耐压值与所述第一二极管11大致相等，每个第二电路2对应的第二二极管组的所述第二二极管21的数量均不同，可以知道，通过上述设置，可以提高电路的一致性，当其中的二极管器件损坏时可以方便替换，每个所述第一电路1及第二电路2的第二反向耐压可以通过串联的第二二极管21的数量来设置，因此可以实现较为准确的把握每个所述第一电路1及所述第二电路2的反向耐压，减少时间及器件成本的同时还可以提高测量精度。还可以知道的是，第一个到第N个所述第二电路2以第二反向耐压从小到大进行排列，每个第二电路2与其前一个及/或后一个第二电路2之间的所述第二反向耐压之差越小，测量精度就越高，上述的每个第二电路2与其前一个及/或后一个第二电路2之间的所述第二反向耐压之差具体根据实际应用时对测量精度的要求来定，在此不做过多的限定。更具体的，在本实施方式中，每个第二电路2与其前一个及/或后一个第二电路2之间的所述第二反向耐压之差相等，多个第二电路2的对应的第二二极管21的击穿电压大致相等且第一个到第N个所述第二电路2对应的第二二极管21的数量以第一预设值依次递增。更具体的，在本实施方式中，所述N为4，所述第一预设值为1，第一个所述第二电路2中的第二二极管组包括1个所述第二二极管21，第二个所述第二电路2中的第二二极管组包括2个串联的所述第二二极管21，第三个所述第二电路2中的第二二极管组包括3个串联的所述第二二极管21，第四个所述第二电路2中的第二二极管组包括4个串联的所述第二二极管21。
在本发明的一些实施方式中，所述保险丝22的材料为多晶硅或金属，包括窄部以及位于窄部两侧的宽部，在测试过程中，所述保险丝22能承受一定的额定电流值，例如10-3A～10-2A，当通过的电流大于该额定电流值时，所述保险丝22的窄部将熔断，使得所述保险丝22对应的第二电路2断开。需要说明的是，当每个所述第二电路2的对应的第二二极管21全部被反向击穿时，其对应的保险丝22熔断，也就是说，所述第二电路2导通后的电流值至少要高于所述保险丝22额定电流值。
本发明的核心思想在于，当所述晶体管Q的栅极g及所述源极s之间施加所述第一电压Vgs时，为了对所述晶体管Q进行保护以及方便电路设计者对于电路结构进行调整与优化，通过所述第一电路1对所述栅极氧化层4进行防击穿保护，通过N个所述第二电路2对所述第一电压Vgs进行测量，当其中的第二电路2对应的保险丝22烧断时，断定所述第一电压Vgs高于该所述第二电路2的反向耐压值，进而判断出所述第一电压Vgs的范围。在本实施例中，假设通过工艺匹配使每个第一二极管11及所述第二二极管21的反向耐压为10V，则第一个所述第二电路2的所述第二反向耐压为10V，第二个所述第二电路2的所述第二反向耐压为20V，第三个所述第二电路2的所述第二反向耐压为30V，当第一个所述第二电路2保险丝22被烧断，第二个所述第二电路2的保险丝22未被烧断时，断定所述第一电压Vgs在所述10V到20V之间。通过此种方法，可以通过判断不同所述第二电路2中所述保险丝22的熔断情况，来判断电路中落在栅极g的可变电压范围，方便对电路结构和所述晶体管Q进行调整。
请再次参阅图1及图2，本发明还提供一种测量栅源极s电压的方法，应用上述的半导体结构，所述方法包括：
在所述栅极g与所述源极s之间施加第一电压Vgs后，判断所述第二电路2中所述保险丝22是否烧断；
当仅第1个所述第二电路2的保险丝22烧断时，判断所述第一电压Vgs在所述第1个第二电路2的第二反向耐压与所述第2个第二电路2的第二反向耐压之间；
当第1个到第i个所述第二电路2的保险丝22均烧断时，判断所述第一电压Vgs在所述第i个第二电路2的第二反向耐压与所述第i+1个第二电路2的第二反向耐压之间，i为小于N的自然数。
可以理解，本发明提出一种具有多路并联电路的半导体结构设计，在保护敏感电路受到浪涌的冲击的同时，可以精确判断晶体管Q栅源极s之间承担的电压大小，方便电路设计者对于电路结构进行调整与优化，结构简单，便于实现。
进一步的，所述半导体结构包括晶体管Q、第一电路1及N个第二电路2，N为大于1的自然数；所述晶体管Q包括形成于一衬底或外延层3上的栅极g以及位于所述栅极g两侧的衬底或外延层3中的源极s和漏极d，所述栅极g与所述衬底或所述外延层3之间具有一栅极氧化层4，所述第一电路1及所述第二电路2均并联于所述晶体管Q的栅极g和源极s之间；所述第一电路1包括第一二极管组，所述第一二极管组具有比所述栅极氧化层4击穿电压低的第一反向耐压，所述第一二极管组包括至少一个第一二极管11；所述第二电路2包括具有第二二极管组以及与所述第二二极管组串联的保险丝22；第一个到第N个第二电路2对应的第二二极管组的第二反向耐压依次增加且均小于所述第一反向耐压，所述第二电路2包括至少一个第二二极管21；当任一所述第二电路2对应的第二二极管21全部被反向击穿时，其对应的保险丝22熔断。
具体的，所述晶体管Q包括IGBT(Insulated Gate Bipolar Transi stor，双极型绝缘栅场效应晶体管)、MOS(metal-oxide-semiconducto r，场效应晶体管)、BJT(BipolarJunction Transistor，双极结型晶体管)等，在本发明的一些实施方式中，所述晶体管Q为场效应晶体管(以下均称之为MOS晶体管)，所述晶体管Q可以为N型晶体管，也可以为P型晶体管，其中，所述MOS晶体管有P型MOS管和N型MOS管之分，更具体的，在本实施方式中，所述MOS晶体管为N型MOS晶体管，在其他实施方式中，P型MOS晶体管同样适用于本发明。
进一步的，所述晶体管Q为一三极器件，分别包括源极s、漏极d及栅极g，所述源极s及漏极d均形成于所述衬底或位于衬底上的外延层3内，所述栅极g形成于所述衬底或位于衬底上的外延层3上方，所述栅极g与所述衬底或所述外延层3之间具有一栅极氧化层4。以N型MOS晶体管为例，所述晶体管Q包括P型衬底，所述P型衬底上可以形成有P型外延层3，也可不形成有所述P型外延层3，当形成有P型外延层3时，所述源极s及漏极d均通过光刻、注入等方式形成于所述P型外延层3的表面区域。所述衬底作为所述晶体管Q的载体，主要起到支撑的作用。所述衬底的材质一般为硅衬底，硅为最常见、低廉且性能稳定的半导体材料，所述外延层3通过外延生长法形成在所述衬底的表面，所述化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的外延生长法，该方法将硅与掺杂元素喷射于所述衬底之上，均匀性，重复性好，且台阶覆盖性优良。其中，所述P型外延层3内形成有N型阱区以及浅沟槽隔离结构，所述浅沟槽隔离结构用以隔离相邻的晶体管。当然，所述衬底或所述外延层3内还可以形成有其他公知的结构，在此不再一一赘述。需要说明的是，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成P型结构，如P型外延层3，在纯净的硅晶体中掺入五价元素(如磷、砷、锑等)，使之取代晶格中硅原子的位置，就形成了N型半导体，如N型阱区。
进一步的，所述第一电路1用于释放栅极g电荷，不让电荷积累，进而起到保护所述栅极氧化层4的作用，由于晶体管Q栅极g与漏极d和源极s之间的绝缘电阻很高，而所述栅极氧化层4很薄，栅极g很容易积累电荷把栅极氧化层4击穿而损坏所述晶体管Q，在使用过程中如果有较高电压加到栅极g也会造成击穿所述栅极氧化层4击穿而损坏所述晶体管Q，因此，通过所述第一电路1并联在所述晶体管Q栅极g及所述源极s之间以限制栅源极s之间的电压在稳压管稳压值以下，可以很好地保护所述栅极氧化层4被击穿。进一步的，所述第一电路1包括第一二极管组，所述第一二极管组包括至少一个第一二极管11，以N型MOS晶体管为例，所述第一二极管11的正极(阳极)与所述源极s连接，所述第一二极管11的负极(阴极)与所述栅极g连接，以P型MOS晶体管为例，所述第一二极管11的负极(阴极)正极与所述源极s连接，所述第一二极管11的正极(阳极)与所述栅极g连接。当所述第一电路1中的所述第一二极管11为多个时，无论是P型晶体管还是N型晶体管均以极性一致的方式串联连接，总而言之，当所述第一电路1中的所述第一二极管11为多个时，多个所述第一二极管11在电流相反的方向上以极性一致的方式串联连接，多个所述第一二极管11的反向耐压值之和为所述第一耐压值。还应该说明的是，当所述第一电路1中的所述第一二极管11为多个时，多个所述第一二极管11的耐压值可以不同也可大致相等。在本实施方式中，所述第一电路1中包括4个以极性一致的方式串联的第一二极管11，且4个所述第一二极管11的耐压值相等，约为0.1-10V。
进一步的，N个所述第二电路2用于实现对所述栅极g及所述漏极d之间施加的第一电压Vgs进行测量，进而方便电路设计者对于电路结构进行调整与优化。N个所述第二电路2以及所述第一电路1之间相互并联，每个所述第二电路2包括具有第二二极管组以及与所述第二二极管组串联的保险丝22，所述第二二极管组包括至少一个第二二极管21，以N型MOS晶体管为例，所述第二二极管21的正极(阳极)通过所述保险丝22与所述源极s连接，所述第二二极管21的负极(阴极)与所述栅极g连接，当然，也可以是，所述第二二极管21的正极(阳极)与所述源极s连接，所述第二二极管21的负极(阴极)通过所述保险丝22与所述栅极g连接。以P型MOS晶体管为例，所述第二二极管21的负极(阴极)正极通过保险丝22与所述源极s连接，所述第二二极管21的正极(阳极)与所述栅极g连接，当然，也可以是所述第二二极管21的负极(阴极)正极与所述源极s连接，所述第二二极管21的正极(阳极)通过保险丝22与所述栅极g连接。无论是P型晶体管还是N型晶体管均以极性一致的方式串联连接，总而言之，当所述第二电路2中的所述第二二极管21为多个时，多个所述第二二极管21在电流相反的方向上以极性一致的方式串联连接，多个所述第一二极管11的反向耐压值之和约为所述第二反向耐压。还应该说明的是，当所述第二电路2中的所述第二二极管21为多个时，多个所述第一二极管11的耐压值可以不同也可大致相等。每个第二电路2对应的第二二极管组的所述第二二极管21的数量可以相同也可以不同，在本实施方式中，多个所述第二二极管21的反向耐压值均大致相等其所述第二二极管21的反向耐压值与所述第一二极管11大致相等，每个第二电路2对应的第二二极管组的所述第二二极管21的数量均不同，可以知道，通过上述设置，可以提高电路的一致性，当其中的二极管器件损坏时可以方便替换，每个所述第一电路1及第二电路2的第二反向耐压可以通过串联的第二二极管21的数量来设置，因此可以实现较为准确的把握每个所述第一电路1及所述第二电路2的反向耐压，减少时间及器件成本的同时还可以提高测量精度。还可以知道的是，第一个到第N个所述第二电路2以第二反向耐压从小到大进行排列，每个第二电路2与其前一个及/或后一个第二电路2之间的所述第二反向耐压之差越小，测量精度就越高，上述的每个第二电路2与其前一个及/或后一个第二电路2之间的所述第二反向耐压之差具体根据实际应用时对测量精度的要求来定，在此不做过多的限定。更具体的，在本实施方式中，每个第二电路2与其前一个及/或后一个第二电路2之间的所述第二反向耐压之差相等，多个第二电路2的对应的第二二极管21的击穿电压大致相等且第一个到第N个所述第二电路2对应的第二二极管21的数量以第一预设值依次递增。更具体的，在本实施方式中，所述N为4，所述第一预设值为1，第一个所述第二电路2中的第二二极管组包括1个所述第二二极管21，第二个所述第二电路2中的第二二极管组包括2个串联的所述第二二极管21，第三个所述第二电路2中的第二二极管组包括3个串联的所述第二二极管21，第四个所述第二电路2中的第二二极管组包括4个串联的所述第二二极管21。
在本发明的一些实施方式中，所述保险丝22的材料为多晶硅或金属，包括窄部以及位于窄部两侧的宽部，在测试过程中，所述保险丝22能承受一定的额定电流值，例如10-3A～10-2A，当通过的电流大于该额定电流值时，所述保险丝22的窄部将熔断，使得所述保险丝22对应的第二电路2断开。需要说明的是，当每个所述第二电路2的对应的第二二极管21全部被反向击穿时，其对应的保险丝22熔断，也就是说，所述第二电路2导通后的电流值至少要高于所述保险丝22额定电流值。
本发明的核心思想在于，当所述晶体管Q的栅极g及所述源极s之间施加有所述第一电压Vgs时，为了对所述晶体管Q进行保护以及方便电路设计者对于电路结构进行调整与优化，通过所述第一电路1对所述栅极氧化层4进行防击穿保护，通过N个所述第二电路2对所述第一电压Vgs进行测量，当其中的第二电路2对应的保险丝22烧断时，断定所述第一电压Vgs高于该所述第二电路2的反向耐压值，进而判断出所述第一电压Vgs的范围。在本实施例中，假设通过工艺匹配使每个第一二极管11及所述第二二极管21的反向耐压为10V，则第一个所述第二电路2的所述第二反向耐压为10V，第二个所述第二电路2的所述第二反向耐压为20V，第三个所述第二电路2的所述第二反向耐压为30V，当第一个所述第二电路2保险丝22被烧断，第二个所述第二电路2的保险丝22未被烧断时，断定所述第一电压Vgs在所述10V到20V之间。通过此种方法，可以通过判断不同所述第二电路2中所述保险丝22的熔断情况，来判断电路中落在栅极g的可变电压范围，方便对电路结构和所述晶体管Q进行调整。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
Claims (10)
1.一种半导体结构，其特征在于，包括：晶体管、第一电路及N个第二电路，N为大于1的自然数；
所述晶体管包括形成于一衬底或外延层上的栅极以及位于所述栅极两侧的衬底或外延层中的源极和漏极，所述栅极与所述衬底或所述外延层之间具有一栅极氧化层，所述第一电路及所述第二电路均并联于所述晶体管的栅极和源极之间；
所述第一电路包括第一二极管组，所述第一二极管组具有比所述栅极氧化层击穿电压低的第一反向耐压，所述第一二极管组包括至少一个第一二极管；
所述第二电路包括具有第二二极管组以及与所述第二二极管组串联的保险丝；第一个到第N个第二电路对应的第二二极管组的第二反向耐压依次增加且均小于所述第一反向耐压，所述第二电路包括至少一个第二二极管；
当任一所述第二电路对应的第二二极管全部被反向击穿时，其对应的保险丝熔断。
2.如权利要求1所述的半导体结构，其特征在于，所述第一电路包括多个第一二极管，多个所述第一二极管在电流相反的方向上以极性一致的方式串联连接。
3.如权利要求3所述的半导体结构，其特征在于，当每个第二电路对应的第二二极管组的第二二极管为多个时，每个第二电路对应的多个所述第二二极管在电流相反的方向上以极性一致的方式串联连接。
4.如权利要求1所述的半导体结构，其特征在于，所述晶体管为N型MOS晶体管，所述第一二极管的阴极与所述栅极连接，所述第一二极管的阳极与所述源极连接。
5.如权利要求4所述的半导体结构，其特征在于，所述第二二极管的阴极与所述栅极连接，所述第二二极管的阳极与所述源极连接。
6.如权利要求5所述的半导体结构，其特征在于，多个第二电路的对应的第二二极管的击穿电压大致相等且第一个到第N个所述第二电路对应的第二二极管的数量以第一预设值依次递增。
7.如权利要求6所述的半导体结构，其特征在于，所述第一电路对应的所述第一二极管与所述第二二极管的击穿电压大致相等，且所述第一电路中的第一二极管的数量多于任一第二电路中的所述的二二极管的数量。
8.如权利要求1所述的半导体结构，其特征在于，单个所述第一二极管及所述第二二极管的击穿电压为10V。
9.如权利要求1所述的半导体结构，其特征在于，所述保险丝的材料为多晶硅或金属铝。
10.一种测量栅源极电压的方法，其特征在于，应用如权利要求1-9中任意一项所述的半导体结构，包括：
在所述栅极与所述源极之间施加第一电压后，判断所述第二电路中所述保险丝是否烧断；
当仅第1个所述第二电路的保险丝烧断时，判断所述第一电压在所述第1个第二电路的第二反向耐压与所述第2个第二电路的第二反向耐压之间；
当第1个到第i个所述第二电路的保险丝均烧断时，判断所述第一电压在所述第i个第二电路的第二反向耐压与所述第i+1个第二电路的第二反向耐压之间，i为小于N的自然数。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810982628.4A CN109148440B (zh) | 2018-08-27 | 2018-08-27 | 一种半导体结构以及测量栅源极电压的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810982628.4A CN109148440B (zh) | 2018-08-27 | 2018-08-27 | 一种半导体结构以及测量栅源极电压的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109148440A true CN109148440A (zh) | 2019-01-04 |
| CN109148440B CN109148440B (zh) | 2020-12-08 |
Family
ID=64828412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810982628.4A Active CN109148440B (zh) | 2018-08-27 | 2018-08-27 | 一种半导体结构以及测量栅源极电压的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109148440B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8743518B1 (en) * | 2011-07-29 | 2014-06-03 | Anadigics, Inc. | Protection circuit |
| CN106992172A (zh) * | 2015-09-25 | 2017-07-28 | 联发科技股份有限公司 | Esd保护集成电路以及esd检测电路 |
-
2018
- 2018-08-27 CN CN201810982628.4A patent/CN109148440B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8743518B1 (en) * | 2011-07-29 | 2014-06-03 | Anadigics, Inc. | Protection circuit |
| CN106992172A (zh) * | 2015-09-25 | 2017-07-28 | 联发科技股份有限公司 | Esd保护集成电路以及esd检测电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109148440B (zh) | 2020-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101626020B (zh) | 低钳位电压esd装置及其方法 | |
| US9461104B2 (en) | Semiconductor device integrating a voltage divider and process for manufacturing a semiconductor device | |
| CN108122804B (zh) | Tft阵列基板全接触式测试线路 | |
| CN103681667B (zh) | 半导体器件及其制造方法 | |
| US20100244088A1 (en) | Zener triggered esd protection | |
| US9780003B2 (en) | Bipolar junction transistor formed on fin structures | |
| CN105321992B (zh) | 包括场电极的半导体器件 | |
| TW200941706A (en) | Resistor triggered electrostatic discharge protection | |
| US20210280515A1 (en) | Trimming circuit and trimming method | |
| CN106328660A (zh) | 显示面板、显示装置及显示面板的制造方法 | |
| US10109731B2 (en) | Power MOSFET and method for manufacturing the same | |
| US9354269B2 (en) | Semiconductor device and method of detecting wire open failure thereof | |
| CN103779421A (zh) | 薄膜晶体管结构及其制作方法 | |
| CN109148440A (zh) | 一种半导体结构以及测量栅源极电压的方法 | |
| CN206148435U (zh) | 静电放电鲁棒性半导体晶体管 | |
| TWI509772B (zh) | 高壓開關裝置及其製作方法 | |
| US6208011B1 (en) | Voltage-controlled power semiconductor device | |
| CN207676910U (zh) | 超结场效应管 | |
| US9698139B1 (en) | Integrated circuits with electrostatic discharge protection | |
| CN104795397B (zh) | 存储单元、存储器及其布局结构 | |
| CN105428360A (zh) | 半导体器件 | |
| US11201144B2 (en) | Electrostatic discharge handling for sense IGBT using Zener diode | |
| CN104299967A (zh) | 用于增强esd保护的半导体结构 | |
| CN104701295A (zh) | 电熔丝结构及其形成方法 | |
| WO2014031825A1 (en) | A gallium nitride (gan) device with leakage current-based over-voltage protection |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20201123 Address after: Room S02, building 1, north of grain management office, Fengqiao town, Nanhu District, Jiaxing City, Zhejiang Province, 314000 Applicant after: Jiaxing Longfeng Municipal Construction Co., Ltd Address before: 518000 Royal Garden, Four Seasons, Luotang Street, Luohu District, Shenzhen City, Guangdong Province Applicant before: SHENZHEN NANSHUO MINGTAI TECHNOLOGY Co.,Ltd. |
|
| TA01 | Transfer of patent application right | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |