CN105428360A - 半导体器件 - Google Patents

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semiconductor
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Abstract

本发明提供一种半导体器件。根据一个实施方式，半导体器件具备第1半导体区域、多个第2半导体区域、多个第3半导体区域、分离区域、第1电极、第2电极以及第3电极。第2半导体区域选择性地设置在第1半导体区域上。第3半导体区域选择性地设置在第1半导体区域上。第3半导体区域与第2半导体区域邻接。分离区域设置在第1半导体区域内，位于相邻的第2半导体区域之间以及相邻的第3半导体区域之间。第1电极连接了与分离区域相邻的第2半导体区域和第3半导体区域。第2电极连接于第2半导体区域。第3电极连接于第3半导体区域。

Description

半导体器件
本申请基于并要求2014年9月16日提交的在先日本专利申请No.2014-188157的优先权的权益，该申请的全部内容通过引用包含于此。
技术领域
这里说明的实施方式全面涉及半导体器件。
背景技术
在电气设备等中，以得到一定的电压为目的而使用半导体器件(例如，齐纳二极管)。齐纳二极管的击穿电压一般对温度具有依赖性。特别是，在击穿电压高的半导体器件中，温度的变化所引起的击穿电压的变动也大。当击穿电压的温度依赖性大时，导致在低温条件下或高温条件下击穿电压从期望的值偏离大。其结果，使用了齐纳二极管的电气设备有可能不会正常地动作。
因此，期待对这种半导体器件的击穿电压的温度依赖性进行补偿的技术。
发明内容
实施方式提供一种击穿电压的温度依赖性小的半导体器件。
根据一个实施方式，半导体器件具备第1半导体区域、多个第2半导体区域、多个第3半导体区域、分离区域、第1电极、第2电极、以及第3电极。第2半导体区域选择性地设置在第1半导体区域上。第3半导体区域选择性地设置在第1半导体区域上。第3半导体区域与第2半导体区域邻接。分离区域设置在第1半导体区域内，位于相邻的第2半导体区域之间以及相邻的第3半导体区域之间。第1电极连接与分离区域相邻的第2半导体区域和第3半导体区域。第2电极连接于第2半导体区域。第3电极连接于第3半导体区域。
根据上述结构的半导体器件，能够提供一种击穿电压的温度依赖性小的半导体器件。
附图说明
图1是第1实施方式的半导体器件的截面图。
图2是第1实施方式的半导体器件的俯视图。
图3是第2实施方式的半导体器件的截面图。
图4是第3实施方式的半导体器件的截面图。
图5是第4实施方式的半导体器件的截面图。
图6是第5实施方式的半导体器件的截面图。
图7是第6实施方式的半导体器件的截面图。
图8是第6实施方式的半导体器件的俯视图。
图9是第7实施方式的半导体器件的截面图。
图10是第7实施方式的半导体器件的俯视图。
图11是第8实施方式的半导体器件的截面图。
图12是第8实施方式的半导体器件的俯视图。
图13是第9实施方式的半导体器件的截面图。
图14是第9实施方式的半导体器件的俯视图。
图15是第10实施方式的半导体器件的俯视图。
图16是第11实施方式的半导体器件的截面图。
图17是第11实施方式的半导体器件的俯视图。
图18是第12实施方式的半导体器件的截面图。
图19是第13实施方式的半导体器件的截面图。
具体实施方式
下面，参照附图说明本发明的各实施方式。
此外，附图是示意性或者概念性的，各部分的厚度和宽度的关系、部分之间的大小的比例等未必与现实相同。另外，即使在表示相同的部分的情况下，也有时在附图中相互的尺寸、比例被表现为不同。
各附图中的箭头X、Y、Z表示相互正交的三个方向，例如箭头X表示的方向(X方向)、箭头Y表示的方向(Y方向)是与半导体基板的主面平行的方向，箭头Z表示的方向(Z方向)表示与半导体基板的主面垂直的方向。
此外，在本申请的说明书和各图中，对与已经说明的要素相同的要素，附加相同的符号并适当省略详细的说明。
在下面的说明中，n+、n以及p+、p的表述表示各导电类型中的杂质浓度的相对的高低。即，n+表示与n相比n型的杂质浓度相对地高。另外，p+表示与p相比p型的杂质浓度相对地高。
关于下面说明的各实施方式，也可以使各半导体区域的p型和n型反转，使阳极以及阴极的极性反转而实施各实施方式。
(第1实施方式)
图1是第1实施方式的半导体器件100的截面图。
图2是第1实施方式的半导体器件100的俯视图。
图1是图2中的A-A’截面图。
在图2中，省略了绝缘层、保护层等。另外，在图2中，为了示出各半导体区域和电极的位置关系，透过电极进行了图示。在图2中，各半导体区域以及分离区域用虚线来表示，电极用实线来表示。
半导体器件100具备半导体基板(半导体基板1)、第1电极(电极11)、第2电极(阳极电极13)、以及第3电极(阴极电极15)。
半导体基板具备第1半导体区域(p型半导体区域4)、包括第1导电类型的第2半导体区域(p+型半导体区域5)及第2导电类型的第3半导体区域(n+型半导体区域7)的多个二极管、分离区域(分离区域9)、以及第4半导体区域(n型半导体区域3)。
半导体基板1(以下简称为基板1)例如是以硅为主成分的基板。在基板1设置有各半导体区域。
基板1具有n型半导体区域3。在n型半导体区域3上设置有p型半导体区域4。例如通过在包含硅的n型半导体基板上外延生长p型的半导体层，从而形成p型半导体区域4。或者，通过在n型半导体基板的表面将p型的杂质进行离子注入来形成。
p+型半导体区域5选择性地设置在p型半导体区域4上。另外，p+型半导体区域5设置在基板1的表面。如图2所示，p+型半导体区域5向X方向延伸。在相对X方向正交的Y方向上设置了多个p+型半导体区域5。
p+型半导体区域5的p型杂质浓度高于p型半导体区域4的p型杂质浓度。p+型半导体区域5的表面的p型杂质浓度成为电气性地可得到欧姆特性的程度的杂质浓度。
p+型半导体区域5是例如通过在p型半导体区域4上选择性地离子注入p型的杂质而形成的。
n+型半导体区域7选择性地设置在p型半导体区域4上。n+型半导体区域7设置在基板1的表面。n+型半导体区域7向X方向延伸。在Y方向上设置了多个n+型半导体区域7。n+型半导体区域7在Y方向上与p+型半导体区域5邻接而形成pn结。即，相互邻接的p+型半导体区域5和n+型半导体区域7构成了二极管D。在图1所示的例子中，在p型半导体区域4上设置有五个二极管D。
n+型半导体区域7的n型杂质浓度高于p型半导体区域4的p型杂质浓度。n+型半导体区域7的表面的n型的杂质浓度与p+型半导体区域5同样地，成为电气性地可得到欧姆特性的程度的杂质浓度。n+型半导体区域7的n型的杂质浓度例如与p+型半导体区域5的p型的杂质浓度相等。但是，如果能够得到作为二极管的功能，则n+型半导体区域7的n型的杂质浓度也可以不同于p+型半导体区域5的p型的杂质浓度。
n+型半导体区域7是例如通过在p型半导体区域4上选择性地离子注入n型的杂质而形成的。
二极管D也可以将n型半导体区域3设为p型的半导体区域，并将p型半导体区域4设为n型的半导体区域，而形成在n型的半导体区域4中。
分离区域9设置在相邻的二极管D之间。分离区域9向X方向延伸、且在Y方向上设置了多个。
在本实施方式中，分离区域9设置成从p型半导体区域4的表面(基板1的表面)到达至n型半导体区域3。但是，分离区域9也可以并非到达至n型半导体区域3。在分离区域9的前端与n型半导体区域3的距离小的情况下，与分离区域9到达至n型半导体区域3的情况同样地，半导体器件100能够进行动作。
分离区域9是例如通过向形成于基板1的沟槽埋入绝缘材料而形成的。
电极11设置在基板1上。电极11连接于一个二极管D的p+型半导体区域5以及与其相邻的二极管D的n+型半导体区域7。即，电极11连接了与一个分离区域9相邻的p+型半导体区域5和n+型半导体区域7。通过电极11，多个二极管D被串联地连接。即，经由分离区域9而相邻的p+型半导体区域5和n+型半导体区域7被电连接。
电极11向X方向延伸，且在Y方向上设置了多个。电极11与p+型半导体区域5以及n+型半导体区域7同样地向X方向延伸，从而能够增大与p+型半导体区域5以及n+型半导体区域7的接触面积，降低电阻。
被串联地连接的多个二极管D中的位于阳极端的二极管的p+型半导体区域5连接于阳极电极13。
被串联地连接的多个二极管D中的位于阴极端的二极管的n+型半导体区域7连接于阴极电极15。
作为电极11、阳极电极13以及阴极电极15的材料，例如能够使用金属、多晶硅。作为将金属用作各电极的材料时的一个例子，各电极包含设置在基板1上的Ti和设置在Ti上的Al。
在基板1的表面，在电极11与各半导体区域的接触部分以外的区域设置有绝缘层17。绝缘层17例如设置在分离区域9与电极11之间、以及p+型半导体区域5和n+型半导体区域7的pn结界面的正上方。作为绝缘层17的材料，例如能够使用氧化硅。
在电极11上以及绝缘层17上设置有保护层19。作为保护层19的材料，例如能够使用聚酰亚胺。
下面说明本实施方式的作用以及效果。
相对于阴极电极15，向阳极电极13施加正的电位时，各二极管D被施加正向电压。此时，在各二极管D中发生电压的下降。向二极管施加了正向电压时的下降电压对温度具有依赖性。具体地说，常温下的下降电压约为0.7V，每当温度上升1℃时，下降电压变小约2.5mV。
在二极管D被串联地连接的情况下，各二极管D的温度依赖性被重叠。例如，在图1所示的半导体器件中，五个二极管被串联地连接，因此每当温度上升1℃时，下降电压变小约12.5mV。
因而，通过对击穿电压随着温度的上升而上升的半导体器件、例如击穿电压为5V以上的齐纳二极管，组合对要串联连接的二极管D的数量进行了调整的半导体器件100，从而能够降低齐纳二极管的击穿电压的温度依赖性。
近年来，伴随着功率控制用的半导体器件的用途扩大，具有高的击穿电压的齐纳二极管正被广泛地使用。在具有高的击穿电压的齐纳二极管中，击穿电压根据温度而变动得大。因此，仅通过连接一个正向二极管，无法充分地补偿具有高的击穿电压的齐纳二极管的温度依赖性。另外，这种齐纳二极管例如用于汽车等。在用于汽车的情况下，根据外部环境，半导体器件的温度可能在-40℃～125℃的范围内变化。因此，如果不充分地降低温度依赖性，则会导致在低温状况下或高温状况下击穿电压从常温时的值较大地偏离。
因而，希望尽可能降低半导体器件的击穿电压的温度依赖性。
根据本实施方式的半导体器件100，串联地连接了多个二极管D，因此能够使随着温度的上升而降低的下降电压的值变大。因此，例如在连接于上述的具有高的击穿电压的齐纳二极管的情况下，能够补偿其温度依赖性。
另外，在本实施方式中，在各二极管D之间设置有分离区域9。因此，能够抑制：不通过电极11而通过p型半导体区域4向与阴极电极15相接的n+型半导体区域7流过电流。其结果，能够提高半导体器件100的作为二极管的动作的可靠性。
此时，p型半导体区域4设置在n型半导体区域3上，分离区域9从p型半导体区域4的表面到达至n型半导体区域3，从而能够更进一步抑制不通过电极11而通过p型半导体区域4向与阴极区域15相接的n+型半导体区域7流过电流。因此，能够更进一步提高半导体器件100的作为二极管的动作的可靠性。
关于上述的各半导体区域中的杂质浓度的相对的高低，例如能够使用SCM(扫描型静电电容显微镜)来确认。这是因为，各半导体区域的载流子密度与各半导体区域的杂质浓度成比例。
因而，在本实施方式中，p+型半导体区域5的p型载流子密度(空穴的密度)高于p型半导体区域4的p型载流子密度。n+型半导体区域7的n型载流子密度(自由电子的密度)高于p型半导体区域4的p型载流子密度。
在下面说明的各实施方式中也同样地，能够将各半导体区域间的杂质浓度的高低置换为各半导体区域间的载流子密度的高低。
(第2实施方式)
图3是第2实施方式的半导体器件200的截面图。
第2实施方式的半导体器件200与第1实施方式的半导体器件100相比，分离区域9的构造不同。
在第1实施方式中，分离区域9仅包含绝缘材料。与此相对，在本实施方式中，分离区域9包含绝缘层91以及导电层92。
绝缘层91的一部分与n型半导体区域3相接，其它部分与p型半导体区域4相接。但是，在分离区域9未到达至n型半导体区域3的情况下，绝缘层91未与n型半导体区域3相接。即，绝缘层91的至少一部分与p型半导体区域4相接。
导电层92经由绝缘层91而设置在n型半导体区域3内以及p型半导体区域4内。但是，也可以是分离区域9到达至n型半导体区域3、绝缘层91仅设置在p型半导体区域4内。即，导电层92的至少一部分隔着绝缘层91而设置在p型半导体区域4内。
导电层92连接于电极11。
例如通过针对基板1形成到达至半导体区域3的沟槽，在该沟槽内堆积绝缘材料，之后堆积导电材料，从而形成本实施方式的分离区域9。此时，也可以与形成导电层92同时地，形成电极11、阳极电极13以及阴极电极15。
此外，在图3所示的例子中，形成于基板1的沟槽通过导电层92被填埋，但是导电层92也可以并非填埋形成于基板1的沟槽。在这种情况下，在设置了分离区域9的部分中，堆积在绝缘层91上的导电层是导电层92，且还是电极11。
在各二极管D流过电流的状态下，载流子通过电极11而在二极管D之间移动，并且在p型半导体区域4中移动。各电极11的电位从阳极电极13向阴极电极15，根据二极管D的数量而变化。此时，相邻的二极管D之间的电位差变得大致与二极管D的下降电压相等。与此相对，p型半导体区域4中的载流子受到设置在该p型半导体区域4上的二极管D中流过的电流、来自设置在与该p型半导体区域4相邻的p型半导体区域4上的二极管D的电位的影响，而在p型半导体区域4内移动。因此，相邻的p型半导体区域4的电位差有时在各p型半导体区域4中不同。
在本实施方式中，在p型半导体区域4内设置有与电极11连接的导电层92。因此，与未设置有导电层92的情况相比，p型半导体区域4内部的电位稳定。其结果，能够使半导体器件200中的二极管动作稳定。
(第3实施方式)
图4是第3实施方式的半导体器件300的截面图。
第3实施方式的半导体器件300与第1实施方式的半导体器件100相比，分离区域9的构造不同。
在本实施方式中，分离区域9由与p型半导体区域4的导电类型相反的导电类型的半导体区域构成。分离区域9从基板1的表面到达至n型半导体区域3。在图4所示的例子中，分离区域9由n型的半导体区域构成。分离区域9的n型杂质浓度例如高于p型半导体区域4的p型杂质浓度。
在本实施方式中，也能够得到与第1实施方式同样的效果。
除了在第1实施方式～第3实施方式中叙述的分离区域9的结构以外，例如还能够在SOI基板上形成了各半导体区域之后，通过干蚀刻来分离各二极管D之间。在这种情况下，设置于p型半导体区域4中的空隙相当于分离区域9。
(第4实施方式)
图5是第4实施方式的半导体器件400的截面图。
第4实施方式的半导体器件400与第1实施方式的半导体器件100相比，不同点在于还具备p型半导体区域21(第5半导体区域)。
n型半导体区域3设置在p型半导体区域21上。分离区域9从p型半导体区域4的表面到达至p型半导体区域21。但是，分离区域9也可以不到达p型半导体区域21，而到达至n型半导体区域3。
各实施方式的半导体器件例如安装到电路时设置在布线板上。此时，有时在半导体器件的背面(n型半导体区域3的界面中的与p型半导体区域4相反一侧的界面)形成电极、使阴极电极15和该背面电极短路。在这种情况下，阳极电极13与背面电极之间被施加电压。
这里，当阳极电极13与背面电极之间的耐压低时，在阳极电极13与半导体器件的背面电极之间流过电流，半导体器件有可能不作为二极管进行动作。
与此相对，通过设置p型半导体区域21，能够通过n型半导体区域3和p型半导体区域21的pn结，来提高阳极电极13与半导体器件背面之间的耐压。
因此，根据本实施方式，与第1实施方式相比，能够使半导体器件的作为二极管的动作更稳定。
在半导体区域3为p型的半导体区域、半导体区域4为n型的半导体区域的情况下，只要将半导体区域21的导电类型设为n型即可。即，半导体区域21具有与半导体区域3的导电类型不同的导电类型。
在半导体区域3为p型半导体区域的情况下，通过将半导体区域21设为n型半导体区域，从而能够通过半导体区域3和半导体区域21的pn结，来提高阳极电极13与背面电极之间的耐压。
(第5实施方式)
图6是第5实施方式的半导体器件500的截面图。
第5实施方式的半导体器件500与第4实施方式的半导体器件400相比，不同点在于代替n型半导体区域3而具备绝缘区域23。
绝缘区域23是例如包含氧化硅的区域。绝缘区域23设置在p型半导体区域21上。p型半导体区域4设置在绝缘区域23上。
分离区域9从p型半导体区域4的表面到达至绝缘区域23。分离区域9的前端例如位于p型半导体区域4和绝缘区域23的边界部分。在绝缘区域23的下方设置有p型半导体区域21。
例如通过将形成了p型半导体区域4的基板与形成了p型半导体区域21的基板粘贴在一起而形成半导体器件500。此时，将两个基板粘贴在一起的面成为绝缘区域23。
此外，p型半导体区域4也可以是n型的半导体区域。另外，半导体区域21也可以是n型的半导体区域。
根据本实施方式，设置绝缘区域23，分离区域9到达至绝缘区域23，因此与第1实施方式相比，能够进一步抑制不通过电极11而通过p型半导体区域4向与阴极区域15相接的n+型半导体区域7流过电流。
(第6实施方式)
图7是第6实施方式的半导体器件600的截面图。
图8是第6实施方式的半导体器件600的俯视图。
图7是图8中的A-A’截面图。
在图8中，为了说明分离区域9的俯视时的构造，省略了绝缘层、保护层以及电极等。
第6实施方式的半导体器件600与第1实施方式的半导体器件100相比，不同点在于分离区域9以包围多个二极管D的方式还设置于半导体器件100的外周。
设置了各二极管D的p型半导体区域4通过分离区域9从基板1的X方向以及Y方向上的端部分离。即，在基板1的X方向的端部以及Y方向上的端部所设置的p型半导体区域4、与设置了二极管D的p型半导体区域4之间设置有分离区域9。
在一个基板上制作多个半导体器件，之后切断基板而使多个半导体器件分离时，在基板的截面产生许多缺陷。另外，如上所述，半导体器件在设置于布线板上时，有时在半导体器件的背面形成电极，使阴极电极15和背面电极短路。
如果在基板的截面(半导体器件的端面)存在很多缺陷，则在向阳极电极13与背面电极之间施加了电压时，在半导体器件的端面附近流过电流，半导体器件的作为二极管的动作有可能变得不稳定。
与此相对，根据本实施方式，在p型半导体区域4中，连接于阳极电极13的p+型半导体区域5、与半导体器件600的端面通过分离区域9而被分离。因此，即使向阳极电极13与半导体器件600的背面之间施加了电压的情况下，也能够抑制向半导体器件600的端面附近流过电流，使半导体器件600的作为二极管的动作稳定。
本实施方式的分离区域9除了第1实施方式以外，例如还能够应用于前述的第2实施方式～第5实施方式。
在半导体区域3为p型的半导体区域、半导体区域4为n型的半导体区域的情况下，向阳极电极13与背面电极之间施加的电压是相对于半导体区域3和半导体区域4的pn结反向的电压。因此，在半导体区域3为p型的半导体区域、半导体区域4为n型的半导体区域的情况下，与半导体区域3为n型的半导体区域、半导体区域4为p型的半导体区域的情况相比，能够进一步抑制向半导体器件600的端面附近流过的电流，使半导体器件600的作为二极管的动作稳定。
(第7实施方式)
图9是第7实施方式的半导体器件700的截面图。
图10是第7实施方式的半导体器件700的俯视图。
图9是图10中的A-A’截面图。
在图10中，为了说明分离区域9以及n型半导体区域25的俯视时的构造，省略了绝缘层、保护层以及电极等。
第7实施方式的半导体器件700与第6实施方式的半导体器件600相比，不同点在于分离区域9的一部分包含n型半导体区域25。具体地说，代替分离区域9中的设置于基板1的外周的分离区域9，而设置有n型半导体区域25。
n型半导体区域25是具有与p型半导体区域4的导电类型相反的导电类型的半导体区域。在半导体区域4为n型的半导体区域的情况下，只要将半导体区域25的导电类型设为p型即可。
n型半导体区域25设置成包围多个二极管D。n型半导体区域25的n型杂质浓度高于p型半导体区域4的p型杂质浓度。
如图10所示，分离区域9的一部分设置在n型半导体区域25中。
通过设置n型半导体区域25，与第6实施方式同样地，在向阳极电极13与半导体器件700的背面之间施加了电压的情况下，能够抑制向半导体器件700的端面附近流过电流，使半导体器件700的作为二极管的动作稳定。
n型半导体区域25除了第1实施方式以外，例如还能够应用于所述的第2实施方式～第5实施方式。
(第8实施方式)
图11是第8实施方式的半导体器件800的截面图。
图12是第8实施方式的半导体器件800的俯视图。
图11是图12中的A-A’截面图。
在图12中，为了说明p+型半导体区域5以及n+型半导体区域7的俯视时的构造，省略了绝缘层、保护层以及电极等。
第8实施方式的半导体器件800与第1实施方式的半导体器件相比，p+型半导体区域5以及n+型半导体区域7的构造不同。
n+型半导体区域7选择性地设置在p型半导体区域4上。p+型半导体区域5设置在p型半导体区域4上且n+型半导体区域7上。p+型半导体区域5以及n+型半导体区域7向X方向延伸且在Y方向上设置有多个，这点与第1实施方式相同。
p+型半导体区域5被n+型半导体区域7包围。即，p+型半导体区域5的Y方向的尺寸比n+型半导体区域7的Y方向的尺寸短。另外，p+型半导体区域5的X方向的尺寸比n+型半导体区域7的X方向的尺寸短。p+型半导体区域5的与Y方向以及X方向正交的Z方向的尺寸比n+型半导体区域7的Z方向的尺寸短。
在本实施方式中，也能够得到与第1实施方式同样的效果。
另外，通过与第6实施方式或者第7实施方式进行组合，能够使半导体器件800的二极管动作更稳定。
(第9实施方式)
图13是第9实施方式的半导体器件900的截面图。
图14是第9实施方式的半导体器件900的俯视图。
图13是图14中的A-A’截面图。
在图14中，省略了绝缘层、保护层等。
第9实施方式的半导体器件900与第1实施方式的半导体器件100相比，二极管D、电极11等的配置不同。
在第1实施方式中，p+型半导体区域5、n+型半导体区域7以及各电极向X方向延伸，并在Y方向上设置了多个。与此相对，在本实施方式中，包含p+型半导体区域5以及n+型半导体区域7的二极管D在Y方向以及X方向上设置了多个。
在本实施方式中，也在相邻的二极管D之间设置有分离区域9。另外，分离区域9设置成包围多个二极管D。
电极11的一部分向X方向延伸，其它部分向Y方向延伸。电极11连接了与分离区域9相邻的p+型半导体区域5和n+型半导体区域7。电极11设置成串联地连接多个二极管D。
在从Z方向观察的情况下(俯视)，p+型半导体区域5的面积大于n+型半导体区域7的面积。由此，能够增大p+型半导体区域5与电极11的接触面积、以及n+型半导体区域7与电极11的接触面积，并且能够使二极管D与电极11的接触面积在各个二极管D中大致均匀。
在本实施方式中，也能够得到与第1实施方式同样的效果。
(第10实施方式)
图15是第10实施方式的半导体器件1000的俯视图。
半导体器件1000是将第1实施方式的半导体器件100进行封装得到的。
半导体器件1000除了第1实施方式的半导体器件100之外，还具备框架27、密封部件29、阳极端子31、阴极端子33、以及端子35a～d。在基板1形成有切割线37。
半导体器件100载置在框架27上，利用密封部件29来密封。
阳极端子31连接于阳极电极13。
阴极端子33连接于阴极电极15。
端子35a～d分别与连接着邻接的二极管D的电极11a～d连接。
通过具备连接于电极11a～d的端子35a～d，能够配合连接于半导体器件1000的齐纳二极管的击穿电压的温度依赖性，选择串联地连接的二极管D的数量。例如，在将两个串联地连接的二极管与外部进行连接的情况下，只要将阳极端子31和端子35b连接到外部端子即可。或者，也可以将端子35c和阴极端子33连接到外部端子。
因而，根据本实施方式，能够配合连接于半导体器件1000的齐纳二极管的击穿电压的温度依赖性，容易地调整半导体器件1000的下降电压的温度依赖性。
(第11实施方式)
图16是第9实施方式的半导体器件1100的截面图。
图17是第9实施方式的半导体器件1100的俯视图。
图16是图17中的A-A’截面图。
在图16中，省略了用于封装的密封部件、框架、切割线等。
半导体器件1100是对第1实施方式的半导体器件100连接半导体器件50并进行封装而得到的。
半导体器件1100具备半导体器件50、半导体器件100、框架27、密封部件29、阴极端子31(第1端子)、阳极端子33(第2端子)、端子35a～d、框架67。
半导体器件50具备半导体基板2、阴极电极59(第4电极)、阳极电极61(第5电极)、绝缘层63、以及保护层65。半导体基板2包含n+型半导体区域51、n型半导体区域53、p型半导体区域55、以及p+型半导体区域57。
本实施方式的半导体器件1100能够用作齐纳二极管。半导体器件100的结构与第1实施方式相同，但是阳极端子和阴极端子与第1实施方式的结构相反。
在基板1形成有切割线37。在半导体基板2(以下简称为基板2)形成有切割线69。
n型半导体区域53设置在n+型半导体区域51上。n+型半导体区域51与阴极电极59相接。n+型半导体区域51在本实施方式中并非是必须的，但是为了降低阴极电极59与和阴极电极59相接的半导体区域之间的电阻，而优选设置n+型半导体区域51。
p型半导体区域55以及p+型半导体区域57设置在n型半导体区域53上。p型半导体区域55设置成包围p+型半导体区域57。
阳极电极61与p+型半导体区域57相接。在阳极电极61的外周的p型半导体区域55上设置有绝缘层63。p型半导体区域55在本实施方式中并非是必须的。但是，通过在绝缘层57的下方将p型半导体区域55设置成环状，能够缓和n型半导体区域53的外周的电场强度。
阳极电极61连接于半导体器件100的阴极电极13。
保护层65设置在阳极电极61上以及绝缘层63上。
半导体器件50设置在框架67上。框架67连接于阴极端子31。阳极电极61连接于端子35a。
电极11b连接于端子35b(第3端子)。电极11c连接于端子35c。电极11d连接于端子35d。阳极电极15连接于阳极端子33。
在半导体器件50中，由n+型半导体区域51、n型半导体区域53、p型半导体区域55、以及p+型半导体区域57构成了齐纳二极管。
即，半导体器件1100具有作为齐纳二极管的半导体器件50、和多个正向二极管D被串联地连接的构造。
击穿电压约为5V以上的齐纳二极管一般温度上升时，击穿电压也上升。作为一个例子，在半导体器件50是具有16.5V的击穿电压的齐纳二极管的情况下，当温度上升1℃时，击穿电压上升12.5mV。另一方面，在正向二极管中，温度上升1℃时，下降电压降低2.5mV。因此，通过对齐纳二极管连接正向二极管，能够补偿齐纳二极管的温度依赖性。但是，为了补偿具有上述的16.5V的击穿电压的齐纳二极管的温度依赖性，仅利用一个正向二极管是不够的。
半导体器件100具有多个正向二极管被串联地连接的构造。例如，图16所示的半导体器件100具有五个正向二极管被串联地连接的构造。在正向二极管被串联地连接的情况下，各正向二极管的温度依赖性被重叠。因此，在图16所示的例子中，半导体器件100的温度上升1℃时，下降电压降低12.5mV。因而，具有16.5V的击穿电压的齐纳二极管的温度依赖性由于半导体器件100的温度依赖性而被降低。
正向二极管具有约0.7V的下降电压。在上述的例子中，齐纳二极管的击穿电压为16.5V，正向二极管的下降电压合计约为3.5V。因此，在施加了超过齐纳二极管的击穿电压的电压时，作为半导体器件1100整体，产生约20V的击穿电压。
因而，半导体器件1100能够用作具有20V的击穿电压的、温度依赖性小的齐纳二极管。
这样，根据本实施方式，能够得到下降电压大、且温度依赖性小的齐纳二极管。
另外，半导体器件1100具有与半导体器件100的各个电极11连接的端子35b～d。因此，能够根据半导体器件50的击穿电压来选择串联连接的正向二极管的数量。
因此，能够配合半导体器件50的击穿电压的温度依赖性，容易地调整半导体器件100的下降电压的温度依赖性。
(第12实施方式)
图18是第12实施方式的半导体器件1200的截面图。
第12实施方式的半导体器件1200与第11实施方式的半导体器件1100相比，主要的不同点在于半导体器件50以及半导体器件100形成在一个基板上。
在基板1中，n型半导体区域53设置在n+半导体区域51上。并且，p型半导体区域4、p型半导体区域55、以及p+型半导体区域57设置在n型半导体区域53上。
p+型半导体区域5设置在n+型半导体区域7上。p+型半导体区域5被n+型半导体区域7包围。这是为了抑制通过p型半导体区域4而在p+型半导体区域5与n型半导体区域53之间流过电流。
作为一个例子，分离区域9设置成从p型半导体区域4的表面(基板1的表面)到达至n+型半导体区域51。
电极71连接于p+型半导体区域57以及多个p+型半导体区域5中的设置在最靠近阳极侧的p+型半导体区域5。电极71是半导体器件50的阴极电极，且还是半导体器件100的阳极电极。通过电极71，半导体器件50和半导体器件100被串联地连接。
根据本实施方式，与第11实施方式相比，半导体器件50以及半导体器件100形成在一个基板上，因此能够进一步缩小包括半导体器件50以及半导体器件100的半导体器件的大小。
此时，通过将p型半导体区域4设为p型的半导体区域，从而能够在n型半导体区域53上设置p型半导体区域4，在p型半导体区域4上形成二极管D。通过在n型半导体区域53上设置p型半导体区域4以及二极管D，能够进一步缩小半导体器件1200的大小。
(第13实施方式)
图19是第13实施方式的半导体器件1300的截面图。
第13实施方式的半导体器件1300与第12实施方式的半导体器件1200相比，主要是阴极电极15的形状不同。
在电极11以及电极71上设置有绝缘层73。绝缘层73覆盖了电极11以及电极71。作为绝缘层73的材料，例如能够使用氧化硅。
阴极电极15与一个二极管D的n+型半导体区域7相接，并且设置在绝缘层73上。
根据本实施方式，与第12实施方式相比，能够扩大阴极电极15的面积，能够抑制对阴极电极15连接外部端子时的接触不佳。另外，能够在基板1上的期望的位置，连接阴极电极15和外部端子。
虽然说明了本发明的几个实施方式，但是这些实施方式只是作为例子提示的，并非意图限定发明的范围。这些新的实施方式能够以其它的各种方式来实施，能够在不超出发明的要旨的范围内进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围、要旨中、并且包含在权利要求书记载的发明和与其均等的范围内。另外，所述各实施方式能够通过相互组合来实施。

Claims (18)

1.一种半导体器件，具备：
第1半导体区域；
第1导电类型的多个第2半导体区域，选择性地设置在所述第1半导体区域上；
第2导电类型的多个第3半导体区域，选择性地设置在所述第1半导体区域上，分别与各所述第2半导体区域邻接；
分离区域，设置在所述第1半导体区域内，位于相邻的所述第2半导体区域之间以及相邻的所述第3半导体区域之间；
第1电极，连接与所述分离区域相邻的所述第2半导体区域和所述第3半导体区域；
第2电极，连接于所述第2半导体区域；以及
第3电极，连接于所述第3半导体区域。
2.根据权利要求1所述的半导体器件，其特征在于，
还具备第4半导体区域，该第4半导体区域具有与所述第1半导体区域不同的导电类型，
所述第1半导体区域设置在所述第4半导体区域上。
3.根据权利要求2所述的半导体器件，其特征在于，
所述分离区域到达至所述第4半导体区域。
4.根据权利要求1所述的半导体器件，其特征在于，
所述分离区域包括：
绝缘层，至少一部分与所述第1半导体区域相接；以及
导电层，经由所述绝缘层，至少一部分设置在所述第1半导体区域内，并连接于所述第1电极。
5.根据权利要求1所述的半导体器件，其特征在于，
所述分离区域是与所述第1半导体区域不同的导电类型的半导体区域。
6.根据权利要求1所述的半导体器件，其特征在于，
所述分离区域被设置成包围所述多个第2半导体区域以及所述多个第3半导体区域。
7.根据权利要求2所述的半导体器件，其特征在于，
还具备第1导电类型的第5半导体区域，
所述第1半导体区域是第1导电类型，
所述第4半导体区域是第2导电类型，
所述第4半导体区域设置在所述第5半导体区域上。
8.根据权利要求1所述的半导体器件，其特征在于，
所述第1电极、所述第2半导体区域以及所述第3半导体区域向第1方向延伸，
所述第2半导体区域与所述第3半导体区域在相对于所述第1方向正交的第2方向上邻接，
在所述第2方向上设置了多个所述多个第2半导体区域以及所述多个第3半导体区域。
9.根据权利要求1所述的半导体器件，其特征在于，还具备：
第1端子，连接于所述第2电极；
第2端子，连接于所述第3电极；以及
密封部件，密封所述多个第2半导体区域、所述多个第3半导体区域以及所述第1电极。
10.根据权利要求9所述的半导体器件，其特征在于，
还具备第3端子，该第3端子连接于所述第1电极。
11.根据权利要求1所述的半导体器件，其特征在于，还具备：
第2导电类型的第6半导体区域；
第1导电类型的第7半导体区域，形成在所述第6半导体区域上；
第4电极，连接于所述第6半导体区域；以及
第5电极，连接于所述第7半导体区域，
所述第2电极连接于所述第5电极。
12.根据权利要求11所述的半导体器件，其特征在于，
还具备第2导电类型的第8半导体区域，
所述第6半导体区域设置在所述第7半导体区域和所述第8半导体区域之间，
所述第8半导体区域的所述第2导电类型的载流子密度高于所述第6半导体区域的第2导电类型的载流子密度。
13.根据权利要求11所述的半导体器件，其特征在于，还具备：
第1端子，连接于所述第3电极；
第2端子，连接于所述第4电极；以及
密封部件，密封所述多个第2半导体区域、所述多个第3半导体区域、所述第1电极、所述第2电极、所述第3电极、所述第4电极以及所述第5电极。
14.根据权利要求13所述的半导体器件，其特征在于，
还具备第3端子，该第3端子连接于所述第1电极。
15.根据权利要求11所述的半导体器件，其特征在于，
所述多个第2半导体区域、所述多个第3半导体区域、所述第6半导体区域以及所述第7半导体区域设置在同一基板上。
16.根据权利要求11所述的半导体器件，其特征在于，
所述第1半导体区域是第1导电类型的半导体区域，
所述第1半导体区域设置在所述第6半导体区域上。
17.根据权利要求16所述的半导体器件，其特征在于，
还具备第2导电类型的第8半导体区域，
所述第6半导体区域设置在所述第7半导体区域与所述第8半导体区域之间，
所述第8半导体区域的所述第2导电类型的载流子密度高于所述第6半导体区域的第2导电类型的载流子密度。
18.根据权利要求17所述的半导体器件，其特征在于，
所述分离区域到达至所述第8半导体区域。
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