CN103872112B - 半导体结构及其操作方法 - Google Patents

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Abstract

本发明公开了一种半导体结构及其操作方法。半导体结构包括第一掺杂区、第二掺杂区、第三掺杂区、第四掺杂区与第一栅结构；第一掺杂区具有第一导电型；第二掺杂区围住第一掺杂区并具有相反于第一导电型的第二导电型；第三掺杂区具有第一导电型；第四掺杂区具有第二导电型；第一栅结构位于第二掺杂区上；第三掺杂区与第四掺杂区分别位于第一栅结构的相反侧上的第二掺杂区与第一掺杂区中。

Description

半导体结构及其操作方法
技术领域
本发明是有关于半导体结构及其操作方法，特别是有关于绝缘栅双极晶体管(IGBT)及其操作方法。
背景技术
在近几十年间，半导体业界持续缩小半导体结构的尺寸，并同时改善速率、效能、密度及集成电路的单位成本。
缩小装置面积通常会严重牺牲半导体结构的电性效能。为了维持半导体结构的电性效能，在操作上，必须避免高压装置区的高电压、漏电流影响到低压装置，而降低装置的操作效能。
发明内容
有鉴于此，本发明提供了一种半导体结构，该半导体结构包括第一掺杂区、第二掺杂区、第三掺杂区、第四掺杂区与第一栅结构；第一掺杂区具有第一导电型；第二掺杂区围住第一掺杂区并具有相反于第一导电型的第二导电型；第三掺杂区具有第一导电型；第四掺杂区具有第二导电型；第一栅结构位于第二掺杂区上；第三掺杂区与第四掺杂区分别位于第一栅结构的相反侧上的第二掺杂区与第一掺杂区中。
本发明还提供了一种半导体结构的操作方法，该半导体结构包括第一掺杂区、第二掺杂区、第三掺杂区、第四掺杂区与第一栅结构；第一掺杂区具有第一导电型；第二掺杂区围住第一掺杂区并具有相反于第一导电型的第二导电型；第三掺杂区具有第一导电型；第四掺杂区具有第二导电型；第一栅结构位于第二掺杂区上；第三掺杂区与第四掺杂区分别位于第一栅结构的相反侧上的第二掺杂区与第一掺杂区中；半导体结构的操作方法包括以下步骤：施加第一偏压至第一栅结构；将第四掺杂区耦接至第一电极，第一电极是阳极与阴极其中之一；将第二掺杂区与第三掺杂区耦接至第二电极，第二电极是阳极与阴极其中之另一。
下文特举较佳实施例，并配合所附图式，作详细说明如下：
附图说明
图1绘示根据一实施例的半导体结构的剖面图。
图2绘示根据一实施例的半导体结构的剖面图。
图3绘示根据一实施例的半导体结构的剖面图。
图4绘示根据一实施例的半导体结构的剖面图。
图5绘示根据一实施例的半导体结构的剖面图。
图6绘示根据一实施例的半导体结构的剖面图。
图7绘示根据一实施例的半导体结构的剖面图。
图8绘示根据一实施例的半导体结构的剖面图。
图9绘示根据一实施例的半导体结构的剖面图。
图10绘示根据一实施例的半导体结构的剖面图。
图11绘示根据一实施例的半导体结构的剖面图。
图12绘示根据一实施例的半导体结构的剖面图。
图13显示半导体结构的电性。
图14显示实施例的半导体结构的电性。
图15绘示应用实施例的半导体结构的电路图。
【主要元件符号说明】
102～第一掺杂区；104～掺杂阱；106～掺杂阱；108～第二掺杂区；110～掺杂阱；112～埋掺杂层；114～掺杂阱；116～第一掺杂层；118～掺杂接触区；120～第三掺杂区；122～第四掺杂区；124～第一栅结构；126、426A、426B、726、1026A、1026B～第五掺杂区；128～掺杂接触区；130～掺杂阱；132～掺杂阱；134、434A、434B、1034A、1034B～埋掺杂层；136～掺杂阱；138～掺杂接触区；140～第六掺杂区；142～衬底；144～埋掺杂区；146～掺杂阱；148～第二掺杂层；150～掺杂接触区；152～掺杂接触区；154～第二栅结构；156～顶掺杂层；158～隔离层；160～隔离层；162～导电层；164～电极；166～电极；168～电极；170～电极；172～电极；174～隔离层；276、376、576、676、876、1176～深沟道隔离；378、678～埋绝缘层；780～掺杂接触区；782～电极；978～埋绝缘层。
具体实施方式
图1绘示根据一实施例的半导体结构的剖面图。第一掺杂区102可包括邻接的掺杂阱104与掺杂阱106。于一实施例中，掺杂阱104与掺杂阱106具有第一导电型例如N导电型。举例来说，掺杂阱104是高压N型阱(HVNW)。
第二掺杂区108可包括邻接的掺杂阱110、埋掺杂层112、掺杂阱114、第一掺杂层116与掺杂接触区118。于一实施例中，掺杂阱110、埋掺杂层112、掺杂阱114、第一掺杂层116与掺杂接触区118具有相反于第一导电型的第二导电型例如P导电型。举例来说，掺杂阱110与掺杂阱114是高压P型掺杂区(HVPD)。掺杂接触区118是重掺杂的(P+)。
于实施例中，第二掺杂区108的掺杂阱110、埋掺杂层112、掺杂阱114、第一掺杂层116与掺杂接触区118是围住第一掺杂区102的掺杂阱104与掺杂阱106。
第三掺杂区120位于第二掺杂区108的掺杂阱114、第一掺杂层116与掺杂接触区118之间。于一实施例中，第三掺杂区120具有第一导电型例如N导电型。举例来说，第三掺杂区120是重掺杂的(N+)接触区。
第四掺杂区122配置在第一掺杂区102的掺杂阱106中。于一实施例中，第四掺杂区122具有第二导电型例如P导电型。举例来说，第四掺杂区122是重掺杂的(P+)接触区。
第一栅结构124位于掺杂阱104与第三掺杂区120之间的掺杂阱114上。
第五掺杂区126可包括邻接的掺杂接触区128、掺杂阱130、掺杂阱132、埋掺杂层134与掺杂阱136。于一实施例中，掺杂接触区128、掺杂阱130、掺杂阱132、埋掺杂层134与掺杂阱136具有第一导电型例如N导电型。举例来说，掺杂接触区128是重掺杂的(N+)。掺杂阱136是高压N型阱(HVNW)。于一实施例中，第五掺杂区126的掺杂接触区128、掺杂阱130、掺杂阱132、埋掺杂层134与掺杂阱136是围住第二掺杂区108，如图1所示。
第六掺杂区140可包括邻接的衬底142、埋掺杂区144、掺杂阱146、第二掺杂层148与掺杂接触区150。于一实施例中，衬底142、埋掺杂区144、掺杂阱146、第二掺杂层148与掺杂接触区150具有第二导电型例如P导电型。举例来说，掺杂阱146是高压掺杂阱(HVPD)。掺杂接触区150是重掺杂的(P+)。
掺杂接触区138配置在第二掺杂区108的掺杂阱114、第一掺杂层116与掺杂接触区118之间。于一实施例中，掺杂接触区138具有第一导电型例如N导电型。举例来说，掺杂接触区138是重掺杂的(N+)。
掺杂接触区152配置在第六掺杂区140的掺杂阱146、第二掺杂层148与掺杂接触区150之间。于一实施例中，掺杂接触区152具有第一导电型例如N导电型。举例来说，掺杂接触区152是重掺杂的(N+)。
第二栅结构154配置在掺杂接触区138与掺杂接触区152之间的掺杂阱114、掺杂阱136与掺杂阱146上。
顶掺杂层156可配置在隔离层158与第一掺杂区102的掺杂阱104之间。于一实施例中，顶掺杂层156具有第二导电型例如P导电型。导电层162可配置在隔离层158上。导电层162可包括多晶硅。隔离层160可配置在第二掺杂区108的掺杂阱110上。隔离层158与隔离层160并不限于图1所示的场氧化物(FOX)，也可使用其他合适的绝缘结构，例如浅沟道隔离等。
于实施例中，第三掺杂区120、掺杂接触区138与第二掺杂区108的掺杂接触区118可耦接电极168例如阴极，电压可为0V例如接地。第四掺杂区122、导电层162与第五掺杂区126的掺杂接触区128可耦接至电极164例如阳极，电压可介于0V～700V。第一栅结构124可耦接至提供例如0V～15V偏压的电极166。第二栅结构154可耦接至提供0V～15V偏压的电极170。掺杂接触区152与第六掺杂区140的掺杂接触区150可耦接至电极172例如阴极，电压可为0V例如接地。
于实施例中，半导体结构是用作绝缘栅双极晶体管(IGBT)装置。举例来说，第一栅结构124是用作IGBT的栅极，第四掺杂区122是耦接至IGBT的阳极例如电极164，第三掺杂区120是耦接至IGBT的阴极例如电极168。掺杂阱114耦接至位于掺杂阱104下方的埋掺杂层112与位于掺杂阱130与掺杂阱106之间的掺杂阱110。高压操作IGBT装置过程中，电极164(阳极)抬压形成反转层，反转层造成的空穴流能局限在第二导电型例如P导电型的埋掺杂层112与掺杂阱110中，避免空穴流通过衬底142而影响附近的其他装置例如低压(LV)装置。
第二栅结构154可用作双重扩散金属氧化物半导体场效应晶体管(DMOS)的栅极，用以控制通道形成在邻近于掺杂接触区152的掺杂阱146中，与邻近于掺杂接触区138的掺杂阱114中。于实施例中，IGBT装置可通过第二栅结构154形成通道而导通的掺杂接触区152、掺杂接触区138、掺杂阱136、埋掺杂层134、掺杂阱132、掺杂阱130、掺杂接触区128来提供额外的电流通道，亦即IGBT装置具有多个电流通道(multi-channel)，以提升IGBT装置的阳极(电极164)电流。此外，第一导电型例如N导电型的掺杂阱136、埋掺杂层134、掺杂阱132、掺杂阱130、掺杂接触区128与第二导电型例如P导电型的掺杂阱114、埋掺杂层112、掺杂阱110之间的PN界面能进一步将高压操作IGBT装置过程中，反转层造成的空穴流能局限在埋掺杂层112与掺杂阱110中，避免空穴流通过衬底142而影响附近的其他装置例如低压(LV)装置。于实施例中，IGBT装置具有低的开启电压(turn on voltage)，并具有低的开启电阻(turn on resistance；Rdson-sp)。
位于掺杂接触区118、第三掺杂区120、掺杂接触区138与掺杂阱114之间的第一掺杂层116，以及位于掺杂接触区150、掺杂接触区152与掺杂阱146之间的第二掺杂层148能避免操作装置过程中发生隧穿效应(punch through)。
图2的半导体结构与图1的半导体结构的差异在于，图1中的隔离层174是由包围有源区域的深沟道隔离276所取代。举例来说，深沟道隔离276可位于掺杂接触区128、掺杂阱130、掺杂阱132与埋掺杂层134的侧边上，并可延伸至埋掺杂层134下方的衬底142中。此外，深沟道隔离276可位于掺杂阱146与埋掺杂区144的侧边上，并可延伸至埋掺杂区144下方的衬底142中。深沟道隔离276可抑制(suppress)HV IGBT装置与其他例如CMOS装置之间的衬底电流。深沟道隔离276可由介电材料形成。
图3的半导体结构与图2的半导体结构的差异在于，埋绝缘层378配置在第五掺杂区126的埋掺杂层134下方。掺杂接触区128、掺杂阱130、掺杂阱132与埋掺杂层134的侧边上的深沟道隔离376与埋掺杂区144与掺杂阱146的侧边上的深沟道隔离376邻接在埋绝缘层378上。于一些实施例中，深沟道隔离376可延伸至埋绝缘层378中。深沟道隔离376与埋绝缘层378可由介电材料形成。深沟道隔离376与埋绝缘层378可抑制IGBT装置与其他例如CMOS装置之间的衬底电流。
图4的半导体结构与图1的半导体结构的差异在于，第五掺杂区426A包括邻接的掺杂阱136与埋掺杂层434A。第五掺杂区426B包括邻接的掺杂接触区128、掺杂阱130、掺杂阱132、埋掺杂层434B。掺杂阱136、埋掺杂层434A、掺杂接触区128、掺杂阱130、掺杂阱132、埋掺杂层434B具有第一导电型例如N导电型。埋掺杂层434A与埋掺杂层434B通过邻接的第二掺杂区108的埋掺杂层112与第六掺杂区140的衬底142互相分开。于一实施例中，衬底142可接地，而操作IGBT装置过程中反转层造成的空穴流可穿过埋掺杂层434A与埋掺杂层434B之间的埋掺杂层112中而收集至衬底142。
图5的半导体结构与图4的半导体结构的差异在于，图4中的隔离层174是由包围有源区域的深沟道隔离576所取代。举例来说，深沟道隔离576可位于掺杂接触区128、掺杂阱130、掺杂阱132与埋掺杂层434B的侧边上，并可延伸至埋掺杂层434B下方的衬底142中。此外，深沟道隔离576可位于掺杂阱146与埋掺杂区144的侧边上，并可延伸至埋掺杂区144下方的衬底142中。深沟道隔离576可抑制(suppress)HV IGBT装置与其他例如CMOS装置之间的衬底电流。
图6的半导体结构与图5的半导体结构的差异在于，埋绝缘层678配置在第五掺杂区426B的埋掺杂层434B下方。掺杂接触区128、掺杂阱130、掺杂阱132与埋掺杂层434B的侧边上的深沟道隔离676与埋掺杂区144与掺杂阱146的侧边上的深沟道隔离676邻接在埋绝缘层678上。于一些实施例中，深沟道隔离676可延伸至埋绝缘层678中。深沟道隔离676与埋绝缘层678可抑制IGBT装置与其他例如CMOS装置之间的衬底电流。
图7的半导体结构与图1的半导体结构的差异在于，省略了图1中的第二栅结构154、掺杂接触区138、掺杂接触区152与第二掺杂层148。第五掺杂区726可包括邻接的掺杂接触区128、掺杂阱130、掺杂阱132、埋掺杂层134与掺杂阱136与掺杂接触区780。于一实施例中，掺杂接触区128、掺杂阱130、掺杂阱132、埋掺杂层134与掺杂阱136与掺杂接触区780具有第一导电型例如N导电型。举例来说，掺杂接触区780是重掺杂的(N+)。于一实施例中，第五掺杂区726的掺杂接触区128、掺杂阱130、掺杂阱132、埋掺杂层134与掺杂阱136与掺杂接触区780是围住第二掺杂区108，如图7所示。
请参照图7，于实施例中，掺杂阱146上的掺杂接触区150是耦接至电极172例如阴极，电压可为0V例如接地。掺杂接触区780是耦接至电极782例如阴极，电压可介于0V～15V。第一掺杂层116上的掺杂接触区118与第三掺杂区120是耦接至电极168例如阴极，电压可为0V例如接地。第一栅结构124可耦接至提供例如0V～15V偏压的电极166。第四掺杂区122、导电层162与第五掺杂区726的掺杂接触区128可耦接至电极164例如阳极，电压可介于0V～700V。
于实施例中，半导体结构是用作绝缘栅双极晶体管(IGBT)装置。举例来说，第一栅结构124是用作IGBT的栅极，第四掺杂区122是耦接至IGBT的阳极例如电极164，第三掺杂区120是耦接至IGBT的阴极例如电极168。掺杂阱114耦接至位于掺杂阱104下方的埋掺杂层112与位于掺杂阱130与掺杂阱106之间的掺杂阱110。高压操作IGBT装置过程中，电极164(阳极)抬压形成反转层，反转层造成的空穴流能局限在第二导电型例如P导电型的埋掺杂层112与掺杂阱110中，避免空穴流通过衬底142而影响附近的其他装置例如低压(LV)装置。
于实施例中，IGBT装置可通过相对末端分别耦接至阳极例如电极164与阴极例如电极782的第五掺杂区726来提供额外的电流通道，亦即IGBT装置具有多个电流通道(multi-channel)，以提升IGBT装置的阳极(电极164)电流。此外，第一导电型例如N导电型的第五掺杂区726与第二导电型例如P导电型的第二掺杂区108之间的PN界面能进一步将高压操作IGBT装置过程中，反转层造成的空穴流能局限在埋掺杂层112与掺杂阱110中，避免空穴流通过衬底142而影响附近的其他装置例如低压(LV)装置。于实施例中，IGBT装置具有低的开启电压(turn on voltage)，并具有低的开启电阻(turn on resistance；Rdson-sp)。
图8的半导体结构与图7的半导体结构的差异在于，图7中的隔离层174是由包围有源区域的深沟道隔离876所取代。举例来说，深沟道隔离876可位于掺杂接触区128、掺杂阱130、掺杂阱132与埋掺杂层134的侧边上，并可延伸至埋掺杂层134下方的衬底142中。此外，深沟道隔离876可位于掺杂阱146与埋掺杂区144的侧边上，并可延伸至埋掺杂区144下方的衬底142中。深沟道隔离876可抑制(suppress)HV IGBT装置与其他例如CMOS装置之间的衬底电流。
图9的半导体结构与图8的半导体结构的差异在于，埋绝缘层978配置在第五掺杂区726的埋掺杂层134下方。掺杂接触区128、掺杂阱130、掺杂阱132与埋掺杂层134的侧边上的深沟道隔离876与埋掺杂区144与掺杂阱146的侧边上的深沟道隔离876邻接在978上。于一些实施例中，深沟道隔离876可延伸至埋绝缘层978中。深沟道隔离876与埋绝缘层978可抑制IGBT装置与其他例如CMOS装置之间的衬底电流。
图10的半导体结构与图8的半导体结构的差异在于，第五掺杂区1026A包括邻接的掺杂阱136与埋掺杂层1034A。第五掺杂区1026B包括邻接的掺杂接触区128、掺杂阱130、掺杂阱132、埋掺杂层1034B。掺杂阱136、埋掺杂层1034A、掺杂接触区128、掺杂阱130、掺杂阱132、埋掺杂层1034B具有第一导电型例如N导电型。埋掺杂层1034A与埋掺杂层1034B通过邻接的108的埋掺杂层112与第六掺杂区140的衬底142互相分开。于一实施例中，衬底142可接地，而操作IGBT装置过程中反转层造成的空穴流可穿过埋掺杂层1034A与埋掺杂层1034B之间的埋掺杂层112中而收集至衬底142。
图11的半导体结构与图10的半导体结构的差异在于，埋绝缘层1178配置在第五掺杂区1026B的埋掺杂层1034B下方。掺杂接触区128、掺杂阱130、掺杂阱132与埋掺杂层1034B的侧边上的深沟道隔离1176与埋掺杂区144与掺杂阱146的侧边上的深沟道隔离1176邻接在埋绝缘层1178上。于一些实施例中，深沟道隔离1176可延伸至埋绝缘层1178中。深沟道隔离1176与埋绝缘层1178可抑制IGBT装置与其他例如CMOS装置之间的衬底电流。
在实施例中，半导体结构可操作为IBGT，电性可如图12所示，崩溃电压约900伏。图13的结果显示，一般IGBT(比较例)在低压状况下的衬底漏电流大，这会影响邻近装置例如低压装置。实施例的单通道(singlechannel)(亦即没有使用用作DMOS的栅极的第二栅结构)的半导体结构在低阳极电流的情况下具有低的衬底漏电流。实施例中多通道(亦即具有用作DMOS的栅极的第二栅结构)的半导体结构在没有提高衬底漏电流的情况下能具有较高的阳极电流。图14的结果显示，实施例中多通道(亦即具有用作DMOS的栅极的第二栅结构)的半导体结构在没有提高衬底漏电流的情况下能具有较高的阳极电流。实施例的IGBT半导体结构可用以提供高的输出电流，可应用至马达驱动器，如图15所示。
实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (8)

1.一种半导体结构，包括：
一第一掺杂区，具有一第一导电型；
一第二掺杂区，围住该第一掺杂区并具有相反于该第一导电型的一第二导电型；
一第三掺杂区，具有该第一导电型；
一第四掺杂区，具有该第二导电型；
一第一栅结构，位于该第二掺杂区上，其中该第三掺杂区与该第四掺杂区分别位于该第一栅结构的相反侧上的该第二掺杂区与该第一掺杂区中；
一第五掺杂区，具有该第一导电型；
一第六掺杂区，具有该第二导电型；
一掺杂接触区，具有该第一导电型并位于该第六掺杂区中；以及
一第二栅结构，位于该第五掺杂区与该掺杂接触区之间的该第六掺杂区上。
2.根据权利要求1所述的半导体结构，其中该第五掺杂区包围该第二掺杂区。
3.根据权利要求2所述的半导体结构，其中该第五掺杂区位于该第二掺杂区的相对侧上的部分是分别耦接至一阳极与一阴极。
4.根据权利要求1所述的半导体结构，更包括多个第五掺杂区，具有该第一导电型，其中位于该第二掺杂区的相反侧上的该多个第五掺杂区是分别耦接至一阳极与一阴极。
5.一种半导体结构的操作方法，其中该半导体结构包括：
一第一掺杂区，具有一第一导电型；
一第二掺杂区，围住该第一掺杂区并具有相反于该第一导电型的一第二导电型；
一第三掺杂区，具有该第一导电型；
一第四掺杂区，具有该第二导电型；
一第一栅结构，位于该第二掺杂区上，其中该第三掺杂区与该第四掺杂区分别位于该第一栅结构的相反侧上的该第二掺杂区与该第一掺杂区中；
一第五掺杂区，具有该第一导电型；
一第六掺杂区，具有该第二导电型；
一掺杂接触区，具有该第一导电型并位于该第六掺杂区中；以及
一第二栅结构，位于该第五掺杂区与该掺杂接触区之间的该第六掺杂区上；
该半导体结构的操作方法包括：
施加一第一偏压至该第一栅结构；
将该第四掺杂区耦接至一第一电极，该第一电极是一阳极与一阴极其中之一；
将该第二掺杂区与该第三掺杂区耦接至一第二电极，该第二电极是该阳极与该阴极其中之另一；
施加一第二偏压至该第二栅结构；
将该第五掺杂区耦接至该第一电极；以及
将该掺杂接触区与该第六掺杂区耦接该第二电极。
6.根据权利要求5所述的半导体结构的操作方法，其中该半导体结构更包括一第五掺杂区具有该第一导电型并包围该第二掺杂区，其中该半导体结构的操作方法更包括将该第五掺杂区位于该第二掺杂区的相对侧上的部分分别耦接至该第一电极与该第二电极。
7.根据权利要求6所述的半导体结构的操作方法，其中该半导体结构更包括：
一掺杂接触区，具有该第一导电型，其中该第二掺杂区介于该第五掺杂区与该掺杂接触区之间；以及
一第二栅结构，位于该第五掺杂区邻近该掺杂接触区的部分上，其中该半导体结构的操作方法更包括：
施加一第二偏压至该第二栅结构；
将该第五掺杂区耦接至该第一电极；以及
将该掺杂接触区耦接至该第二电极。
8.根据权利要求5所述的半导体结构的操作方法，其中该半导体结构更包括多个第五掺杂区，具有该第一导电型，并分别位于该第二掺杂区的相反侧上，其中该半导体结构的操作方法更包括将该多个第五掺杂区分别耦接至该第一电极与该第二电极。
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