CN106024892A - 高雪崩耐量的空穴电流分流型功率晶体管及其制备方法 - Google Patents
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Abstract
一种高雪崩耐量的空穴电流分流型功率晶体管及其制备方法，包括：兼做漏区的N型掺杂硅衬底上设有N型掺杂硅外延层，N型掺杂硅外延层表面设有沟槽，在沟槽内设有场氧层，在场氧层内设有屏蔽栅和栅极，栅极位于屏蔽栅的两侧且位于场氧层的顶部，在栅极与屏蔽栅之间设有绝缘介质层，同时，在栅极与外延层之间设有栅氧层，外延层的表面设有P型体区，P型体区的表面设有P型源区和N型源区，器件表面覆盖绝缘介质层，源极金属通过绝缘介质层上的通孔与重掺杂N型源区和重掺杂P型源区接触，屏蔽栅还与源极金属接触，在场氧层内设有位于栅极下方的P型多晶硅导电沟道，P型多晶硅导电沟道的一端连于N型掺杂硅外延层，另一端连于屏蔽栅。
Description
技术领域
本发明属于半导体功率器件技术领域，涉及一种高雪崩耐量的功率半导体晶体管及其制备方法，特别适用于电动汽车、电机调速、逆变器、不间断电源、电子开关、高保真音响、汽车电器和电子整流器。
背景技术
屏蔽栅场效应晶体管作为深沟槽金属氧化物半导体场效应晶体管，其导通电阻很小，同时相比于传统的深沟槽金属氧化物半导体场效应晶体管，有更小的米勒电容，因此其开关速度得以明显提升，关断损耗明显降低，因此屏蔽栅场效应晶体管应用广泛，可适用于电机调速、逆变器、不间断电源、电子开关、高保真音响、汽车电器和电子镇流器等。
雪崩耐量是指在外加电压大于器件击穿电压时，器件也不会遭到破坏的最大源漏间的能量(当负载为电感时，器件截止时加在漏源间的冲击电压常常大于器件击穿电压)。在电动车，家用电器与光电子等领域中，屏蔽栅场效应晶体管经常会处于雪崩击穿状态，器件的雪崩耐量越高，可以承受的雪崩电流就越大，系统及器件的可靠性就越好，因此雪崩耐量是评价器件关键参数之一。而造成器件雪崩耐量低的主要因素之一是寄生三极管过早开启，之所以寄生三极管会过早开启，是因为器件处于雪崩击穿状态要承受高压大电流，器件的功率较大，温度迅速上升，导致其寄生三极管的基极电阻迅速增大，此时大量雪崩电流流过寄生三极管的基极电阻，基极发射极电势差迅速增加，最终寄生三极管过早开启。
为了抑制寄生三极管的开启，提高器件的雪崩耐量，目前通常的做法是，通过增大器件的面积，降低雪崩电流的密度，但器件的制造成本升高；或者改变器件中与雪崩耐量有关的区域的掺杂浓度，降低寄生三极管的基极电阻，这样做理论上可以提高雪崩耐量，效果不明显；或者增加接触孔的深度，降低寄生三极管的基极电阻，但效果同样不明显。
为了显著提升雪崩耐量，本发明提出了能将雪崩电流分流的结构，可以明显减小流过寄生三极管基极电阻的雪崩电流，取得了很好的效果，抑制了寄生三极 管的开启，提高了雪崩耐量，提升了器件的可靠性。
发明内容
本发明为了明显提高屏蔽栅场效应晶体管的雪崩耐量，提出了一种高雪崩耐量的屏蔽栅场效应晶体管结构及其制备方法。
本发明提供如下结构技术方案：
一种高雪崩耐量的空穴电流分流型功率晶体管，包括：兼做漏区的N型掺杂硅衬底，在N型掺杂硅衬底上设有N型掺杂硅外延层，在N型掺杂硅外延层上设有沟槽，在沟槽内设有场氧层，在场氧层内设有屏蔽栅和由多晶硅形成的栅极，并且，栅极位于屏蔽栅的两侧且位于场氧层的顶部，在栅极与屏蔽栅之间设有绝缘介质层，同时，在栅极与外延层之间设有栅氧层，相邻的两个沟槽之间的外延层的表面设有P型体区，在P型体区内设有P型源区和重掺杂N型源区且重掺杂N型源区位于P型源区的外侧，在沟槽与P型体区上设有绝缘介质层，绝缘介质层上设有源极金属，源极金属通过绝缘介质层上的通孔与两个重掺杂N型源区和重掺杂P型源区在P型体区表面的接触孔内接触，屏蔽栅还与源极金属接触，其中，在场氧层内设有P型多晶硅导电沟道，并且，所述P型多晶硅导电沟道位于栅极的下方，P型多晶硅导电沟道的一端连于N型掺杂硅外延层，另一端连于屏蔽栅。
上述的高雪崩耐量的空穴电流分流型功率晶体管中，在外延层内设有耳朵型P阱，所述耳朵型P阱仅位于外延层内与所述P型多晶硅导电沟道一端相邻的区域，并与P型多晶硅导电沟道接触，耳朵型P阱不与P型体区接触。
上述高雪崩耐量的空穴电流分流型功率晶体管的制备方法如下：
第一步：首先选取N型硅材料作为N型掺杂硅衬底并外延生长N型掺杂硅外延层，然后在所述N型掺杂硅外延层上刻蚀出沟槽，并生长出场氧层；
第二步：淀积P型多晶硅，其P型杂质的浓度范围为1e14/cm3至1e20/cm3，然后刻蚀P型多晶硅形成屏蔽栅；
第三步：刻蚀部分场氧层；
第四步：淀积P型多晶硅，其P型杂质的浓度范围为0/cm3至1e20/cm3，当前淀积的P型多晶硅与屏蔽栅相连；
第五步：刻蚀多晶硅，形成P型多晶硅导电沟道；
第六步：在器件表面淀积二氧化硅；
第七步：选择性刻蚀二氧化硅；
第八步：在器件表面淀积P型多晶硅，其P型杂质的浓度与第二步淀积的P型多晶硅的杂质浓度相同；
第九步：刻蚀多晶硅，形成屏蔽栅的上部；
第十步：刻蚀器件表面的二氧化硅；
第十一步：热生长栅氧层，淀积多晶硅并刻蚀多晶硅形成栅极；
第十二步：按照传统的屏蔽栅场效应晶体管形成P型体区的方式，在器件表面注入P型杂质，热退火形成P型体区，同时，在热退火形成P型体区的过程中，屏蔽栅内的P型杂质扩散进入P型多晶硅导电沟道内；P型多晶硅导电沟道内的P型杂质扩散进入N型掺杂硅外延层，并形成耳朵型P阱；
第十三步：在器件表面注入N型杂质，并退火形成重掺杂N型源区，最后，在器件表面淀积一层二氧化硅，形成绝缘介质层，然后在器件表面打出接触孔，注入P型杂质并退火形成重掺杂P型源区，最后淀积金属，形成源极金属。
与现有技术相比，本发明具有如下优点：
1、如图7所示为传统的屏蔽栅沟槽金属氧化物半导体晶体管非钳位感性开关过程中器件关断后的电流路径图，其中所有的电流都流过由重掺杂N型源区9、P型体区8及N型掺杂硅外延层2构成的寄生三级管的基极电阻，这会明显抬高寄生三极管的基极电势，导致寄生三极管极易开启，雪崩耐量很低。而与此相反，如图4所示为本发明结构非钳位感性开关过程中器件关断后的电流路径图，本发明器件在关断后，大部分雪崩电流流入P型多晶硅导电沟道，最后流入屏蔽栅，致使雪崩电流几乎不再流经寄生三级管的基极电阻，最终导致流过寄生三级管基极电阻的电流迅速降至接近零，基极电势很难上升，寄生三极管难以开启，器件的雪崩耐量得到巨大的提升。
2、由于沟槽侧壁上存在耳朵型P阱，可以提高耳朵型P阱附近的外延层的掺杂浓度，因此本发明结构的导通电阻可以比传统结构更低。
3、在器件导通状态下，漏极处于高电位，屏蔽栅处于零电位，因此耳朵型P阱的电位比N型掺杂硅外延层低，耳朵型P阱与N型掺杂硅外延层形成的PN 结反偏，电子电流无法通过所述PN结流入屏蔽栅，因此器件具有较小的漏电流。
附图说明
图1是传统的屏蔽栅沟槽金属氧化物半导体晶体管结构。
图2是本发明的新型屏蔽栅沟槽金属氧化物半导体晶体管结构。
图3是本发明结构正向导通时电流路径图。
图4是本发明结构非钳位感性开关过程中栅极电压降为零后的电流路径图。
图5是本发明结构在非钳位感性开关过程中针对流入源极金属的电流进行的测试波形图。
图6是本发明结构在非钳位感性开关过程中针对流入屏蔽栅的电流进行的测试波形图。
图7是传统的屏蔽栅沟槽金属氧化物半导体晶体管非钳位感性开关过程中栅极电压降为零后的电流路径图。
图8是本发明结构和传统的屏蔽栅沟槽金属氧化物半导体晶体管的电流电压曲线。
图9是本发明结构和传统的屏蔽栅沟槽金属氧化物半导体晶体管的击穿特性曲线。
图10A-图10M是用于形成本发明实施例的屏蔽栅沟槽金属氧化物半导体晶体管的工艺的多个步骤中的简化截面图。
具体实施方式
实施例1
一种高雪崩耐量的空穴电流分流型功率晶体管，包括：兼做漏区的N型掺杂硅衬底1，在N型掺杂硅衬底1上设有N型掺杂硅外延层2，在N型掺杂硅外延层2上设有沟槽，在沟槽内设有场氧层3，在场氧层3内设有屏蔽栅4和由多晶硅形成的栅极5，并且，栅极5位于屏蔽栅4的两侧且位于场氧层3的顶部，在栅极5与屏蔽栅4之间设有绝缘介质层7，同时，在栅极5与外延层2之间设有栅氧层6，相邻的两个沟槽之间的外延层2的表面设有P型体区8，在P型体区8内设有P型源区10和重掺杂N型源区9且重掺杂N型源区9位于P型源区10的外侧，在沟槽与P型体区8上设有绝缘介质层11，绝缘介质层11上设有源 极金属12，源极金属12通过绝缘介质层11上的通孔与两个重掺杂N型源区9和重掺杂P型源区10在P型体区8表面的接触孔内接触，屏蔽栅4还与源极金属12接触，其中，在场氧层3内设有P型多晶硅导电沟道13，并且，所述P型多晶硅导电沟道13位于栅极5的下方，P型多晶硅导电沟道13的一端连于N型掺杂硅外延层2，另一端连于屏蔽栅4。
在外延层2内设有耳朵型P阱14，所述耳朵型P阱14仅位于外延层2内与所述P型多晶硅导电沟道13一端相邻的区域，并与P型多晶硅导电沟道13接触，耳朵型P阱14不与P型体区8接触。
实施例2
下面结合具体附图对本发明作进一步说明。
一种高雪崩耐量的空穴电流分流型功率晶体管的制备方法如下：
第一步：首先选取N型硅材料作为N型掺杂硅衬底1并外延生长N型掺杂硅外延层2，然后在所述N型掺杂硅外延层2上刻蚀出沟槽，并生长出场氧层3，形成图10A所示结构；
第二步：淀积P型多晶硅，其P型杂质的浓度范围为1e14/cm3至1e20/cm3，然后刻蚀P型多晶硅形成屏蔽栅4，形成图10B所示结构；
第三步：刻蚀部分场氧层3，形成图10C所示结构；
第四步：淀积P型多晶硅，其P型杂质的浓度范围为0/cm3至1e20/cm3，当前淀积的P型多晶硅与屏蔽栅4相连，形成图10D所示结构；
第五步：刻蚀多晶硅，形成P型多晶硅导电沟道13，形成图10E所示结构；
第六步：在器件表面淀积二氧化硅，形成图10F所示结构；
第七步：选择性刻蚀二氧化硅，形成图10G所示结构；
第八步：在器件表面淀积P型多晶硅，其P型杂质的浓度与第二步淀积的P型多晶硅的杂质浓度相同，形成图10H所示结构；
第九步：刻蚀多晶硅，形成屏蔽栅4的上部，形成图10I所示结构；
第十步：刻蚀器件表面的二氧化硅，形成图10J所示结构；
第十一步：热生长栅氧层6，淀积多晶硅并刻蚀多晶硅形成栅极5，形成图10K所示结构；
第十二步：按照传统的屏蔽栅场效应晶体管形成P型体区8的方式，在器件 表面注入P型杂质，热退火形成P型体区8，同时，在热退火形成P型体区8的过程中，屏蔽栅4内的P型杂质扩散进入P型多晶硅导电沟道13内；P型多晶硅导电沟道13内的P型杂质扩散进入N型掺杂硅外延层2，并形成耳朵型P阱14，最终形成图10L所示结构；
第十三步：在器件表面注入N型杂质，并退火形成重掺杂N型源区9，最后，在器件表面淀积一层二氧化硅，形成绝缘介质层11，然后在器件表面打出接触孔，注入P型杂质并退火形成重掺杂P型源区10，最后淀积金属，形成源极金属12，最终形成图10M所示结构。
本发明的工作原理：
1、图5为非钳位感性开关过程中流入源极金属12的电流测试波形图，图6为非钳位感性开关过程中流入屏蔽栅4的电流测试波形图，在器件关断瞬间，流入源极金属12的电流迅速降至接近零，而流入屏蔽栅4的电流迅速上升到最高值，然后线性下降。结合图5与图6可知，在非钳位感性开关过程中，在器件关断瞬间，电流从流入源极金属12，转而流入屏蔽栅4，因为流入源极金属12的电流会经过寄生三极管的基极电阻，因此，本发明器件流过寄生三极管基极电阻上的电流会降至接近零，基极电势难以上升，导致寄生三极管很难开启，器件的雪崩耐量得到巨大的提升。如图4所示，器件关断瞬间，空穴电流沿着沟槽侧壁向器件表面流动，当遇到耳朵型P阱14时，几乎都流入屏蔽栅4，因此在器件关断瞬间，流入源极金属12的电流确实迅速转移至屏蔽栅4。
2、图3为本发明器件导通状态下的电子电流路径，在器件导通状态下，漏极1处于高电位，屏蔽栅4处于零电位，因此耳朵型P阱14的电位比N型掺杂硅外延层2低，耳朵型P阱14与N型掺杂硅外延层2形成的PN结反偏，电子电流无法通过所述PN结流入屏蔽栅4，因此器件具有较小的漏电流。
平台区为沟槽之间的外延层区域，由于耳朵型P阱14处于器件的平台区，这会降低平台区N型掺杂硅外延层2的掺杂的浓度，因此可以适当提高耳朵型P阱14附近的N型掺杂硅外延层2的掺杂浓度来降低本发明结构的导通电阻，如图8所示为本发明结构和传统的屏蔽栅沟槽金属氧化物半导体晶体管的电流电压曲线，本发明结构的导通电阻比传统的屏蔽栅沟槽金属氧化物半导体晶体管小，本发明结构的导通电阻降低了。如图9所示为本发明结构和传统的屏蔽栅沟 槽金属氧化物半导体晶体管的击穿特性曲线，两者的曲线几乎重合，说明本发明结构的耐压与传统的屏蔽栅沟槽金属氧化物半导体晶体管一致。
Claims (3)
1.一种高雪崩耐量的空穴电流分流型功率晶体管，包括：兼做漏区的N型掺杂硅衬底(1)，在N型掺杂硅衬底(1)上设有N型掺杂硅外延层(2)，在N型掺杂硅外延层(2)上设有沟槽，在沟槽内设有场氧层(3)，在场氧层(3)内设有屏蔽栅(4)和由多晶硅形成的栅极(5)，并且，栅极(5)位于屏蔽栅(4)的两侧且位于场氧层(3)的顶部，在栅极(5)与屏蔽栅(4)之间设有绝缘介质层(7)，同时，在栅极(5)与外延层(2)之间设有栅氧层(6)，相邻的两个沟槽之间的外延层(2)的表面设有P型体区(8)，在P型体区(8)内设有P型源区(10)和重掺杂N型源区(9)且重掺杂N型源区(9)位于P型源区(10)的外侧，在沟槽与P型体区(8)上设有绝缘介质层(11)，绝缘介质层(11)上设有源极金属(12)，源极金属(12)通过绝缘介质层(11)上的通孔与两个重掺杂N型源区(9)和重掺杂P型源区(10)在P型体区(8)表面的接触孔内接触，屏蔽栅(4)还与源极金属(12)接触，其特征在于，在场氧层(3)内设有P型多晶硅导电沟道(13)，并且，所述P型多晶硅导电沟道(13)位于栅极(5)的下方，P型多晶硅导电沟道(13)的一端连于N型掺杂硅外延层(2)，另一端连于屏蔽栅(4)。
2.根据权利要求1所述的高雪崩耐量的空穴电流分流型功率晶体管，其特征在于，在外延层(2)内设有耳朵型P阱(14)，所述耳朵型P阱(14)仅位于外延层(2)内与所述P型多晶硅导电沟道(13)一端相邻的区域，并与P型多晶硅导电沟道(13)接触。
3.一种权利要求1所述高雪崩耐量的空穴电流分流型功率晶体管的制备方法，其特征在于：
第一步：首先选取N型硅材料作为N型掺杂硅衬底(1)并外延生长N型掺杂硅外延层(2)，然后在所述N型掺杂硅外延层(2)上刻蚀出沟槽，并生长出场氧层(3)；
第二步：淀积P型多晶硅，其P型杂质的浓度范围为le14/cm3至le20/cm3，然后刻蚀P型多晶硅形成屏蔽栅(4)；
第三步：刻蚀部分场氧层(3)；
第四步：淀积P型多晶硅，其P型杂质的浓度范围为0/cm3至le20/cm3，当前淀积的P型多晶硅与屏蔽栅(4)相连；
第五步：刻蚀多晶硅，形成P型多晶硅导电沟道(13)；
第六步：在器件表面淀积二氧化硅；
第七步：选择性刻蚀二氧化硅；
第八步：在器件表面淀积P型多晶硅，其P型杂质的浓度与第二步淀积的P型多晶硅的杂质浓度相同；
第九步：刻蚀多晶硅，形成屏蔽栅(4)的上部；
第十步：刻蚀器件表面的二氧化硅；
第十一步：热生长栅氧层(6)，淀积多晶硅并刻蚀多晶硅形成栅极(5)；
第十二步：在器件表面注入P型杂质，热退火形成P型体区(8)，同时，在热退火形成P型体区(8)的过程中，屏蔽栅(4)内的P型杂质扩散进入P型多晶硅导电沟道(13)内；P型多晶硅导电沟道(13)内的P型杂质扩散进入N型掺杂硅外延层(2)，并形成耳朵型P阱(14)；
第十三步：在器件表面注入N型杂质，并退火形成重掺杂N型源区(9)，最后，在器件表面淀积一层二氧化硅，形成绝缘介质层(11)，然后在器件表面打出接触孔，注入P型杂质并退火形成重掺杂P型源区(10)，最后淀积金属，形成源极金属(12)。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113990933A (zh) * | 2021-10-28 | 2022-01-28 | 电子科技大学 | 一种半导体纵向器件及制备方法 |
| CN114256330A (zh) * | 2021-12-22 | 2022-03-29 | 电子科技大学 | 一种超结igbt终端结构 |
| CN115064583A (zh) * | 2022-08-11 | 2022-09-16 | 无锡新洁能股份有限公司 | 一种高雪崩耐量碳化硅mosfet器件及其制备方法 |
| CN116581154A (zh) * | 2023-07-12 | 2023-08-11 | 江西萨瑞半导体技术有限公司 | 一种sgt器件的工艺方法及sgt器件 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030173618A1 (en) * | 2002-02-21 | 2003-09-18 | Markus Zundel | MOS transistor device |
| CN1822394A (zh) * | 2005-02-16 | 2006-08-23 | 三洋电机株式会社 | 半导体装置及其制造方法 |
| TW200713579A (en) * | 2005-09-26 | 2007-04-01 | Fwu-Iuan Hshieh | Structure for avalanche improvement of ultra high density trench MOSFET |
| WO2008097642A1 (en) * | 2007-02-08 | 2008-08-14 | International Rectifier Corporation | Mosfet device having improved avalanche capability |
| EP1190447B1 (de) * | 1999-06-25 | 2009-09-16 | Infineon Technologies AG | Trench-mos-transistor |
-
2016
- 2016-05-26 CN CN201610363982.XA patent/CN106024892A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1190447B1 (de) * | 1999-06-25 | 2009-09-16 | Infineon Technologies AG | Trench-mos-transistor |
| US20030173618A1 (en) * | 2002-02-21 | 2003-09-18 | Markus Zundel | MOS transistor device |
| CN1822394A (zh) * | 2005-02-16 | 2006-08-23 | 三洋电机株式会社 | 半导体装置及其制造方法 |
| TW200713579A (en) * | 2005-09-26 | 2007-04-01 | Fwu-Iuan Hshieh | Structure for avalanche improvement of ultra high density trench MOSFET |
| WO2008097642A1 (en) * | 2007-02-08 | 2008-08-14 | International Rectifier Corporation | Mosfet device having improved avalanche capability |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113990933A (zh) * | 2021-10-28 | 2022-01-28 | 电子科技大学 | 一种半导体纵向器件及制备方法 |
| CN113990933B (zh) * | 2021-10-28 | 2023-05-26 | 电子科技大学 | 一种半导体纵向器件及制备方法 |
| CN114256330A (zh) * | 2021-12-22 | 2022-03-29 | 电子科技大学 | 一种超结igbt终端结构 |
| CN114256330B (zh) * | 2021-12-22 | 2023-05-26 | 电子科技大学 | 一种超结igbt终端结构 |
| CN115064583A (zh) * | 2022-08-11 | 2022-09-16 | 无锡新洁能股份有限公司 | 一种高雪崩耐量碳化硅mosfet器件及其制备方法 |
| CN116581154A (zh) * | 2023-07-12 | 2023-08-11 | 江西萨瑞半导体技术有限公司 | 一种sgt器件的工艺方法及sgt器件 |
| CN116581154B (zh) * | 2023-07-12 | 2023-10-10 | 江西萨瑞半导体技术有限公司 | 一种sgt器件的工艺方法及sgt器件 |
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