CN208637424U - 用于具有自偏置掩埋层的半导体器件的隔离结构 - Google Patents

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J·皮杰卡
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Abstract

本实用新型公开了一种用于具有自偏置掩埋层的半导体器件的隔离结构，包括浮动掩埋掺杂区、设置在浮动掩埋掺杂区与第一主表面之间的第一掺杂区、以及设置在浮动掩埋掺杂区与第二主表面之间的半导体区。沟槽隔离结构从所述第一主表面延伸且终止于所述半导体区内，并且所述浮动掩埋掺杂区邻接所述沟槽隔离结构。第二掺杂区设置在所述第一掺杂区中，具有与所述第一掺杂区相反的导电类型。第一隔离器件设置在所述第一掺杂区中，并且被配置为将注入到所述半导体器件中的电流从其他区域转移，从而延迟内部SCR结构的触发。在一个实施方案中，第二隔离结构设置在所述第一掺杂区内，并且被配置为破坏沿着所述沟槽隔离结构的侧壁表面的泄漏路径。

Description

用于具有自偏置掩埋层的半导体器件的隔离结构
技术领域
本实用新型整体涉及电子器件，并且更具体地，涉及用于具有自偏置掩埋层的半导体器件的隔离结构。
背景技术
集成电路已经被分类为模拟器件、数字器件或功率器件。智能功率技术将模拟电路和数字电路与功率器件组合或集成在单个半导体衬底上或内。智能功率电路的智能部分将例如控制功能、诊断功能和保护功能添加到功率半导体器件。智能功率技术已经使用于汽车应用和工业应用的功率驱动器的稳健性和可靠性提升。此类应用已经包括例如用于控制ABS制动系统的智能电源开关、用于气囊控制的系统功率芯片、发动机管理、电动机控制、开关式电源、车灯的智能开关等。
将逻辑功能和模拟功能与功率晶体管整合在单个半导体管芯上，对用于物理分开和电隔离不同功能器件的隔离方案提出挑战。此类隔离方案已包括例如结隔离方案和电介质隔离方案。电介质隔离方案已包括在横向上分开部件但未触及衬底的电介质沟槽隔离，以及提供横向隔离和纵向衬底隔离两者的绝缘体上半导体(“SOI”)方案。另一种隔离方案将电介质沟槽隔离与结隔离区组合，其中结隔离区已经被设置毗邻器件的有源区内的沟槽隔离区。
然而，以上指出的隔离方案具有若干缺点。例如，结隔离方案包括占用半导体芯片内的横向空间的掺杂区，这导致使用较大的芯片尺寸来确保有足够的横向间隔以维持击穿特性。另外，因为结隔离方案占用较大区域，结隔离方案还往往呈现不希望的高电容。SOI技术提供减小的芯片尺寸，但具有以下问题：散热、由于较高平均结温度导致的高导通电阻、在感应箝位期间的较低稳健性，以及在静电放电(“ESD”)事件期间的较低能量性能等。此外，在高电压SOI技术中，顶层朝向底层衬底的单位面积寄生电容通常超过纵向结隔离所提供的单位面积电容。另外，SOI技术制造成本昂贵。
因此，希望拥有隔离结构以及使用该隔离结构形成半导体器件的方法，该方法克服了先前所述的现有隔离技术的缺点并且减少了所得结构内的寄生电流的效应。还希望该方法具有成本效益且易于整合到已有的工艺流程中。
实用新型内容
本实用新型提供的隔离结构，能够克服先前所述的现有隔离技术的缺点并且减少了所得结构内的寄生电流的效应。
根据第一方面，提供一种隔离结构，用于具有自偏置掩埋层的半导体器件，所述隔离结构包括：自隔离块状半导体衬底、沟槽隔离结构、第一导电类型的第二掺杂区以及第一隔离器件，所述自隔离块状半导体衬底具有第一主表面和相对的第二主表面，其中所述自隔离块状半导体衬底包括：第一导电类型的浮动掩埋掺杂区；设置在所述浮动掩埋掺杂区与所述第一主表面之间的与所述第一导电类型相反的第二导电类型的第一掺杂区，其中所述第一掺杂区邻接所述浮动掩埋掺杂区；以及设置在所述浮动掩埋掺杂区与所述第二主表面之间的所述第二导电类型的半导体区；所述沟槽隔离结构从所述第一主表面延伸穿过所述第一掺杂区，延伸穿过所述浮动掩埋掺杂区，并且延伸进入所述半导体区中，其中所述浮动掩埋掺杂区邻接所述沟槽隔离结构；所述第一导电类型的第二掺杂区在所述第一掺杂区内；所述第一隔离器件设置在所述第二掺杂区与所述沟槽隔离结构之间的所述第一掺杂区中，所述第一隔离器件包括：所述第一导电类型的第一隔离第一掺杂区；以及设置在所述第二掺杂区与所述第一隔离第一掺杂区之间的所述第二导电类型的第一隔离第二掺杂区，其中所述第一隔离第一掺杂区被电短接到所述第一隔离第二掺杂区。
根据第二方面，提供一种隔离结构，用于具有自偏置掩埋层的半导体器件，所述隔离结构包括：自隔离块状半导体衬底、沟槽隔离结构、第一导电类型的第二掺杂区以及第一隔离器件，所述自隔离块状半导体衬底具有第一主表面和与所述第一主表面相对的第二主表面，其中所述自隔离块状半导体衬底包括：第一导电类型的浮动掩埋掺杂区；设置在所述浮动掩埋掺杂区与所述第一主表面之间的与所述第一导电类型相反的第二导电类型的第一掺杂区，其中所述第一掺杂区邻接所述浮动掩埋掺杂区；以及设置在所述浮动掩埋掺杂区与所述第二主表面之间的所述第二导电类型的半导体区；所述沟槽隔离结构从所述第一主表面延伸穿过所述第一掺杂区，延伸穿过所述浮动掩埋掺杂区，并且延伸进入所述半导体区中，其中所述浮动掩埋掺杂区邻接所述沟槽隔离结构；所述第一导电类型的第二掺杂区在所述第一掺杂区内；以及所述第一隔离器件设置在所述第二掺杂区与所述沟槽隔离结构之间的所述第一掺杂区中，所述第一隔离器件包括：所述第一导电类型的第一隔离第一掺杂区；设置在所述第二掺杂区与所述第一隔离第一掺杂区之间的所述第二导电类型的第一隔离第二掺杂区；以及设置在所述第一隔离第一掺杂区与所述沟槽隔离结构之间的所述第二导电类型的第一隔离第三掺杂区，其中所述第一隔离第一掺杂区被电短接到所述第一隔离第二掺杂区。
一种隔离结构，用于具有自偏置掩埋层的半导体器件，所述隔离结构包括：自隔离块状半导体衬底、沟槽隔离结构、第一导电类型的第二掺杂区、第一隔离器件、第二隔离器件，所述自隔离块状半导体衬底具有第一主表面和与所述第一主表面相对的第二主表面，其中所述自隔离块状半导体衬底包括：第一导电类型的浮动掩埋掺杂区；设置在所述浮动掩埋掺杂区与所述第一主表面之间的与所述第一导电类型相反的第二导电类型的第一掺杂区，其中所述第一掺杂区邻接所述浮动掩埋掺杂区；以及设置在所述浮动掩埋掺杂区与所述第二主表面之间的所述第二导电类型的半导体区；所述沟槽隔离结构从所述第一主表面延伸穿过所述第一掺杂区，延伸穿过所述浮动掩埋掺杂区，并且延伸进入所述半导体区中，其中所述浮动掩埋掺杂区邻接所述沟槽隔离结构；所述第一导电类型的第二掺杂区在所述第一掺杂区内；所述第一隔离器件设置在所述第二掺杂区与所述沟槽隔离结构之间的所述第一掺杂区中，所述第一隔离器件包括：所述第一导电类型的第一隔离第一掺杂区；设置在所述第二掺杂区与所述第一隔离第一掺杂区之间的所述第二导电类型的第一隔离第二掺杂区；以及设置在所述第一隔离第一掺杂区与所述沟槽隔离结构之间的所述第二导电类型的第一隔离第三掺杂区，其中所述第一隔离第一掺杂区被电短接到所述第一隔离第二掺杂区；以及所述第二隔离器件设置在所述第一隔离器件与所述沟槽隔离结构之间，所述第二隔离器件包括所述第二导电类型的第二隔离第一掺杂区。
附图说明
图1示出了根据本实用新型的具有浮动掩埋掺杂区和隔离结构实施方案的半导体器件的放大局部截面图；
图2是与图1的半导体器件的各种结构相关的隔离结构的电路示意图；
图3示出了根据本实用新型的隔离结构的另一个实施方案的放大局部截面图；
图4示出了根据本实用新型的隔离结构的又一个实施方案的放大局部截面图；
图5示出了根据本实用新型的隔离结构的另一个实施方案的放大局部截面图；
图6示出了根据本实用新型的隔离结构的又一个实施方案的放大局部截面图；
图7示出了根据本实用新型的隔离结构的另一个实施方案的放大局部截面图；
图8示出了根据本实用新型的隔离结构的又一个实施方案的放大局部截面图；并且
图9示出了根据本实用新型的替代实施方案的具有浮动掩埋掺杂区的半导体衬底的放大局部截面图。
具体实施方式
为使图示清晰简明，图中的元件未必按比例绘制，而且不同图中的相同参考标号指示相同的元件。此外，为使描述简单，省略了公知步骤和元件的描述和细节。如本文所用，“载流电极”是指器件内用于载送电流流经器件的元件，诸如MOS晶体管的源极或漏极、双极型晶体管的发射极或集电极、或者二极管的阴极或阳极，而“控制电极”是指器件内控制流经器件的电流的元件，诸如MOS晶体管的栅极或双极型晶体管的基极。尽管器件在本文中被解释为某些N型区域和某些P型区域，但本领域的普通技术人员应当理解，考虑到任何必要的电压极性反转、晶体管类型和/或电流方向反转等，导电类型可被反转并且也是按照说明书的描述可行的。为使附图简洁，器件结构的某些区域(诸如掺杂区或介电区)可被示为通常具有直线边缘和角度精确的拐角。然而，本领域的技术人员理解，由于掺杂物的扩散和激活或层的形成，此类区域的边缘通常可不为直线并且拐角可不为精确角度。另外，术语“主表面”在结合半导体区域、晶圆或衬底使用时，是指半导体区域、晶圆或衬底的下述表面：该表面与另一种材料(诸如电介质、绝缘体、导体或多晶半导体)形成界面。主表面可具有沿X、Y、Z方向变化的形貌特征。本文使用的术语“和/或”，包括列出的一个或多个相关联条目的任意组合和所有组合。此外，本文所用的术语仅用于描述特定实施方案的目的，而并非旨在对本公开进行限制。如本文所用，单数形式旨在还包括复数形式，除非语境中另外明确地指出其他情况。还应当理解，当在本说明书中使用术语包含和/或包括时，规定了所述特征、数字、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、数字、步骤、操作、元件、部件和/或它们的组的存在或添加。应当理解，尽管本文可使用术语第一、第二等来描述各种构件、元件、区域、层和/或部段，但这些构件、元件、区域、层和/或部段不应受这些术语限制。这些术语只用来将一种构件、元件、区域、层和/或部段与另一种构件、元件、区域、层和/或部段区分开。所以，在不背离本实用新型教导内容的前提下，举例来说，下文将讨论的第一构件、第一元件、第一区域、第一层和/或第一部段可被称为第二构件、第二元件、第二区域、第二层和/或第二部段。本领域的技术人员应当理解，本文所用的与电路操作相关的短语“在…期间”、“在…同时”和“当…时”并不确切地指称某个动作在引发动作后立即发生，而是指在初始动作所引发的反应之间可能存在一些较小但合理的延迟，诸如传播延迟。另外，短语“在…同时”是指某个动作至少在引发动作持续过程中的一段时间内发生。词语“约”、“大约”或“基本上”，用来表示预期某个元件的值接近声明的值或位置。然而，本领域众所周知，始终存在一些微小偏差妨碍实际的值或位置恰好等于提到的值或位置。除非另外指明，否则本文使用的短语“在…上方”或“在…上”涉及指定的元件可直接或间接物理接触的取向、放置位置或彼此的关系。除非另外指明，否则本文使用的短语“与…重叠”涉及指定的元件能够在同一平面或不同的平面上至少部分或完全重合或对齐的取向、放置位置或关系。还应当理解，下文将适当举例说明并描述的实施方案可缺少本文未明确公开的任何元件，并且/或者可在缺少本文未明确公开的任何元件的情况下实施。
为使用相关器件解决上述问题而提出的一种解决方案使用自偏置浮动掩埋结构，该自偏置浮动掩埋结构毗邻半导体衬底内的沟槽隔离结构。在该方法中，自偏置浮动掩埋结构被提供成缺少向其提供直接欧姆电接触或直接低欧姆电接触的任何结构。该方法在提交于2016年4月27日的共同未决美国专利申请15/140,152中进一步描述，该美国专利申请具有共同的发明权，具有相同的受让人，并且其全文以引用方式并入本文。虽然该方法除了别的以外有利地改善了管芯区域的使用以及与现有结构和方法相比改善的热特性和电特性，但在一些应用中实际上已发现浮动掩埋层结构上的电势可能易受与从半导体衬底的相邻区域注入到浮动掩埋层中的寄生电流相关联的问题的影响。实际上已发现这会影响半导体衬底内的功能器件的稳定性或性能。本说明书提供了设置在功能器件的掺杂阱部分附近的集成隔离器件，该集成隔离器件适于控制纵向硅可控整流器(“SCR”)器件，该纵向SCR器件介于半导体衬底的掺杂阱部分与其他设置在这些元件间的掺杂区之间。提供了另一个隔离器件以充当缩短沟槽隔离结构、浮动掩埋结构和掺杂阱部分(或其他器件结构)之间的泄漏路径的屏障。这些特征以及其他特征提供了性能改善的更稳健半导体器件。
本说明书除其他特征之外包括一种半导体器件结构，该结构包括自隔离块状半导体衬底。该衬底包括第一导电类型的浮动掩埋掺杂区，其设置在第二导电类型的第一掺杂区与第二导电类型的半导体区之间。浮动掩埋掺杂区邻接或毗邻沟槽隔离结构，该沟槽隔离结构与浮动掩埋掺杂区一起将掺杂区电隔离。该沟槽隔离结构限定半导体器件结构的有源区。该块状半导体衬底被提供成不具有直接物理接触浮动掩埋掺杂区的欧姆或低欧姆接触结构。功能器件设置在第一掺杂区中。一个或多个隔离器件设置在绝缘沟槽结构附近，并且尤其是被配置为延迟此前所述的内部SCR器件的触发，并减轻沿着绝缘沟槽结构的寄生泄漏路径的效应。
在一个实施方案中，半导体器件结构包括具有第一主表面和相反的第二主表面的自隔离块状半导体衬底。自隔离块状半导体衬底包括第一导电类型的浮动掩埋掺杂区；设置在浮动掩埋掺杂区与第一主表面之间的与第一导电类型相反的第二导电类型的第一掺杂区，其中第一掺杂区邻接浮动掩埋掺杂区；以及设置在浮动掩埋掺杂区与第二主表面之间的第二导电类型的半导体区。沟槽隔离结构从第一主表面延伸穿过第一掺杂区、延伸穿过浮动掩埋掺杂区、并且延伸进入半导体区中，其中浮动掩埋掺杂区邻接沟槽隔离结构。第一导电类型的第二掺杂区在第一掺杂区内，并且第一隔离器件设置在第二掺杂区与沟槽隔离结构之间的第一掺杂区中。在一个实施方案中，第一隔离器件包括第一导电类型的第一隔离第一掺杂区；以及设置在第二掺杂区与第一隔离第一掺杂区之间的第二导电类型的第一隔离第二掺杂区，其中第一隔离第一掺杂区被电短接到第一隔离第二掺杂区。在另一个实施方案中，第一隔离器件还包括设置在第一隔离第一掺杂区与沟槽隔离结构之间的第二导电类型的第一隔离第三掺杂区。在又一个实施方案中，半导体器件结构还包括第二隔离器件，该第二隔离器件包括设置在第一隔离器件与沟槽隔离结构之间的第二导电类型的第二隔离第一掺杂区。
在另一个实施方案中，半导体器件结构包括具有第一主表面和相反的第二主表面的自隔离块状半导体衬底。自隔离块状半导体衬底包括第一导电类型的浮动掩埋掺杂区；设置在浮动掩埋掺杂区与第一主表面之间的与第一导电类型相反的第二导电类型的第一掺杂区，其中第一掺杂区邻接浮动掩埋掺杂区；以及设置在浮动掩埋掺杂区与第二主表面之间的第二导电类型的半导体区。沟槽隔离结构从第一主表面延伸穿过第一掺杂区、延伸穿过浮动掩埋掺杂区、并且延伸进入半导体区中，其中浮动掩埋掺杂区邻接沟槽隔离结构。第一导电类型的第二掺杂区在第一掺杂区内，并且第一隔离器件设置在第二掺杂区与沟槽隔离结构之间的第一掺杂区中。在一个实施方案中，第一隔离器件包括第一导电类型的第一隔离第一掺杂区；设置在第二掺杂区与第一隔离第一掺杂区之间的第二导电类型的第一隔离第二掺杂区；以及设置在第一隔离第一掺杂区与沟槽隔离结构之间的第二导电类型的第一隔离第三掺杂区，其中第一隔离第一掺杂区被电短接到第一隔离第二掺杂区。在又一个实施方案中，半导体器件结构还包括设置在第一隔离器件与沟槽隔离结构之间的第二隔离器件，该第二隔离器件包括第二导电类型的第二隔离第一掺杂区。
在再一个实施方案中，形成半导体器件结构的方法包括提供具有第一主表面和相反的第二主表面的自隔离块状半导体衬底。自隔离块状半导体衬底包括第一导电类型的浮动掩埋掺杂区；设置在浮动掩埋掺杂区与第一主表面之间的与第一导电类型相反的第二导电类型的第一掺杂区，其中第一掺杂区邻接浮动掩埋掺杂区；以及设置在浮动掩埋掺杂区与第二主表面之间的第二导电类型的半导体区。该方法包括提供从第一主表面延伸穿过第一掺杂区、延伸穿过浮动掩埋掺杂区、并且延伸进入半导体区中的沟槽隔离结构，其中浮动掩埋掺杂区邻接沟槽隔离结构。该方法包括提供在第一掺杂区内的第一导电类型的第二掺杂区。该方法包括提供设置在第二掺杂区与沟槽隔离结构之间的第一掺杂区中的第一隔离器件，该第一隔离器件包括第一导电类型的第一隔离第一掺杂区；设置在第二掺杂区与第一隔离第一掺杂区之间的第二导电类型的第一隔离第二掺杂区；以及设置在第一隔离第一掺杂区与沟槽隔离结构之间的第二导电类型的第一隔离第三掺杂区，其中第一隔离第一掺杂区被电短接到第一隔离第二掺杂区。在另一个实施方案中，该方法还包括提供设置在第一隔离器件与沟槽隔离结构之间的第二隔离器件，该第二隔离器件包括第二导电类型的第二隔离第一掺杂区。
现在转到附图，图1示出了具有自隔离块状半导体衬底11或自隔离块状半导体区11的器件10、电子器件10、半导体器件结构10或半导体器件10的放大局部截面图。在本实施方案中，半导体衬底11包括第一导电类型(例如，P型导电性)半导体区12、第二导电类型(例如，N型导电性)浮动掩埋掺杂区13、第一导电类型掺杂区22和功能器件26。在本实施方案中，功能器件26可以是将电子载流子(即，充当电子发射极)注入到掺杂区22中的掺杂区的任何结构和/或组合。为了简化描述，功能器件26在本实施方案中被示出为第二导电类型主体结构261。本领域技术人员应当理解，功能器件26可包括CMOS电路、一个或多个高电压晶体管、一个或多个传感器器件、或其他电子器件。提供了沟槽隔离结构20(被示出为一对横向间隔开的沟槽隔离结构部分20A和20B)，诸如深沟槽隔离结构20，以将浮动掩埋掺杂区13、掺杂区22和功能器件26与作为半导体器件10一部分提供的其他结构隔离。在一些实施方案中，沟槽隔离结构20包括电介质材料42和导电材料43，诸如多晶半导体材料43。
根据本实施方案，器件10还包括第一隔离器件55和第二隔离器件51。如本文所用，隔离器件51和55也可称为隔离结构。根据本实施方案，隔离器件55被配置为形成功能器件26附近的横向电流吸收器，以转移或减少直接注入到半导体区12中及从该半导体区注入的电流的量。换句话说，隔离器件55形成电流流动的路径，由此延迟在一个实施方案中在功能器件26(其包括N型主体结构261和/或掺杂区22内的任何其他N型阱、区或结构)、P型掺杂区22、N型浮动掩埋掺杂区13和P型半导体区12之间形成的SCR器件的触发。在一个实施方案中，如随后将更详细描述，隔离器件55包括设置在N型主体结构261与沟槽隔离结构部分20A和20B之间的掺杂区22的外围边缘区附近的N型掺杂区56、P型掺杂区52和另一个P型掺杂区58。
虽然图1示出了隔离结构51和55与沟槽隔离结构部分20A相邻，但此类隔离结构也优选地被布置成与沟槽隔离结构部分20B相邻。在一些实施方案中，沟槽隔离结构20及隔离结构51和55作为环绕或围绕设置在掺杂区22内的功能器件26的环状结构提供于半导体器件10的一个或多个掺杂区22内。还应当理解，隔离结构51和55中的一者或多者可包括在半导体器件10的其他掺杂区22中。
在过去，当沟槽隔离结构20中的多晶半导体材料43被耦接到例如环境电势时，其可充当MOS栅极并且不利地在沟槽隔离结构20的侧壁附近的掺杂区22内形成泄漏路径。例如，该MOS栅极效应可在浮动掩埋掺杂区13与例如掺杂区22内的一个或多个功能器件26之间形成泄漏路径。该泄漏路径还可连接在浮动掩埋掺杂区13与掺杂区22的其他表面区之间。根据本实施方案，隔离器件51被配置为形成屏障以减少这些泄漏路径的效应。在一个实施方案中，隔离器件51包括掺杂物浓度高于P型掺杂区22的P型掺杂区51A。换句话说，提供了P型掺杂区51A以增加沟槽隔离结构20的MOS栅极结构的阈值电压。P型掺杂区51A的更多细节将在随后描述。
图2是根据本实施方案的包括隔离器件51和55的半导体器件10的电路示意图。在本实施方案中，隔离器件55被配置为PNP晶体管119，并且隔离器件51在MOSFET器件118的沟道区内被配置为P型元件151。根据本实施方案，P型元件158形成PNP晶体管119的发射极和NPN晶体管120的基极；N型元件156形成PNP晶体管119的基极和NPN晶体管120的集电极；并且P型元件152形成PNP晶体管120的集电极。根据本实施方案，P型元件158对应于P型掺杂区58，N型元件156对应于N型掺杂区56，并且P型元件159对应于隔离器件55的P型掺杂区159。在图2中，元件152,156和158被示出为一起电短接在PNP晶体管119中。应当理解，如随后将更详细描述的，其他短接方案也是可能的。
SCR器件100包括P型元件122，该P型元件形成NPN晶体管115的基极和PNP晶体管116的集电极。在本实施方案中，P型元件122对应于半导体器件10的P型掺杂区22。SCR器件100还包括N型元件126，该N型元件形成NPN晶体管115的发射极和NPN晶体管120的发射极，该NPN晶体管120与PNP晶体管119电连通。在本实施方案中，N型元件126对应于半导体器件的N型主体结构261，但应当理解，元件126可以是半导体器件10的掺杂区22内任何可充当发射极的结构。
此前所述的SCR器件被示出为SCR器件100并且包括N型元件113，该N型元件形成NPN晶体管115的集电极和PNP晶体管116的基极。在本实施方案中，N型元件113对应于半导体器件10的N型浮动掩埋掺杂区13。P型元件112形成PNP晶体管116的发射极并且对应于半导体器件10的P型半导体区12。根据本实施方案，PNP晶体管119是电短接的器件并且用于将电流(由箭头115表示)转移离开SCR器件100，由此将其转移避开直接注入到半导体器件10的半导体区12中。因此，根据本实施方案，这会改变P型掺杂区22的电势并且延迟SCR器件100的触发。
在本实施方案中，N型元件113还对应于MOSFET器件118的载流电极。另外，元件142形成MOSFET器件118的栅极电介质区，其对应于沟槽隔离结构20的电介质材料42；元件143形成MOSFET器件118的栅极电极，其对应于沟槽隔离结构20的导电材料43；并且元件1260形成MOSFET器件118的另一个载流电极。在本实施方案中，元件1260可以是N型主体结构261、或半导体器件10的P型掺杂区22内的任何其他N型区。点画线1220表示存在于半导体器件10的掺杂区22内的分布式连接，因为P型掺杂区22通过P型元件122来与P型元件158、P型元件152和P型元件151进行软式或电阻式电连通，如果P型掺杂区22是完全导电区而不是轻掺杂半导体区，则P型元件122将为公共节点。
在MOSFET器件118中，P型元件122可易于反相以提供N型元件113与元件1260之间的沟道区。根据本实施方案，P型元件151(即，半导体器件10的掺杂区51A)被布置在沟道区附近，并且具有高于P型元件122的掺杂物浓度。这会升高MOSFET器件118的阈值电压，由此延迟沟道区的形成，从而减少N型元件113与元件1260之间的泄漏电流(由图2中的“X”元件1510表示)。
现在返回参见半导体衬底11和图1，在一个实施方案中，半导体衬底11被配置为具有比SOI衬底改善的导热性，以及与使用横向结隔离结构和/或掺杂下沉结构的块状衬底相比改善的器件密度和性能。在一个实施方案中，半导体器件10被配置为智能功率半导体器件，其包括作为功能器件26集成在半导体衬底11内(例如，包括其上和其中)的模拟功能、数字功能和功率功能。在本实施方案中，包括主表面18和相反的主表面19的半导体衬底11包括P型半导体区12或PSUB晶圆12。在一个实施方案中，半导体区12是掺硼的硅区域或晶圆，并且具有范围从约4.0×1018个原子/cm3至约1.0×1019个原子/cm3或更多的掺杂物浓度。应当理解，半导体区12可包括具有不同掺杂物浓度的多个P型层。另外，应当理解，半导体区12可包括其他类型的材料，包括但不限于异质结半导体材料。根据本实施方案，半导体区12被配置为连接到电势(通常由节点25表示)，或被配置为浮动区(即，未通过节点25在半导体区12上施加欧姆或低欧姆外部电压)。
半导体衬底11还包括掺杂区22(其也可称为掺杂层22或掺杂穴22)，并且被设置成与主表面18相邻。在一个实施方案中，掺杂区22可以是P型导电区或层，并且可使用外延生长技术、离子注入和扩散技术、或本领域技术人员已知的其他方法来形成。在一些实施方案中，掺杂区22具有在从约1.0×1015个原子/cm3至约1.0×1016个原子/cm3范围内的掺杂物浓度。在一个实施方案中，掺杂区22具有约3.0×1015个原子/cm3的掺杂物浓度。应当理解，掺杂区22的掺杂物浓度以及其厚度根据在半导体衬底11内形成的功能器件26的期望特性来调整。在另一个实施方案中，掺杂区22可具有渐变掺杂物分布。在又一个实施方案中，掺杂区22包括具有不同掺杂物浓度的多个P型层。在再一个实施方案中，掺杂区22在基本上垂直于主表面18的方向上具有基本上均匀的掺杂物浓度。
半导体衬底11还包括浮动掩埋掺杂区13(其也可称为表面下掺杂区13、浮动掩埋掺杂层13或分隔层13)，并且设置在半导体区12与掺杂区22之间。在一个实施方案中，浮动掩埋掺杂区13被配置为包括N型层14或掩埋掺杂区14，以及N型掩埋层16或掩埋区16。在一些实施方案中，掩埋掺杂区14和掩埋层16可使用离子注入、扩散和/或外延生长技术来形成。在另一个实施方案中，浮动掩埋掺杂层13仅包括掩埋区16。随后结合图9描述浮动掩埋掺杂区13的另一个实施方案。
在本实施方案中，浮动掩埋掺杂区13是电浮动区，这意味着没有在浮动掩埋掺杂区13上施加欧姆或低欧姆外部电压。更具体地讲，半导体衬底11和半导体器件10被配置为没有向掩埋掺杂区13提供欧姆接触或高度掺杂接触或直接电通路的任何导电或掺杂的半导体结构。换句话说，掺杂区22和半导体区12被形成或提供成不具有与浮动掩埋掺杂区13进行直接或低欧姆接触的任何扩散接触结构或导电接触结构。换句话说，掺杂区22和半导体区12被配置为使得没有在浮动掩埋掺杂区13上施加低欧姆外部电压。在优选实施方案中，浮动掩埋掺杂区13横向地延伸，一直或完全横跨相邻沟槽隔离结构部分20A和20B之间的半导体区12，如图1所示。更具体地讲，在截面图中，浮动掩埋掺杂区13邻接或毗邻一对间隔开的沟槽隔离结构部分20A和20B。换句话说，浮动掩埋掺杂区13将掺杂区22与半导体区12完全纵向分开，其中掺杂区22的任何部分都不直接接触沟槽隔离结构部分20A和20B之间的半导体区12。在一个优选实施方案中，浮动掩埋掺杂区13与沟槽隔离结构部分20A和20B一起起作用，以便为半导体器件10提供一个或多个电隔离掺杂区22。具体地讲，本实施方案在P型掺杂区22、N型浮动掩埋掺杂区13和P型半导体区12之间使用背对背(即，反串联)二极管配置130(包括二极管420和432)作为半导体器件10的优选隔离方案、结构或配置的一部分。
在本实施方案中，半导体衬底11和器件10被配置为没有从主表面18延伸到N型浮动掩埋掺杂区13的掺杂下沉区，其中掺杂下沉区和N型浮动掩埋掺杂区13具有相同的导电类型并且彼此直接接触。另外，半导体衬底11和器件10被提供成缺少或没有将掺杂区22与半导体区12部分或完全地纵向分开的任何横向延伸的掩埋氧化物或SOI结构。以前，据信为了在P型半导体区12的顶部上具有P型掺杂区22，需要或者提供从主表面18延伸到掩埋层的N型下沉区以便为掺杂区22内的功能器件提供必要隔离，和/或限定掩埋层的电势；或者在掺杂区22与半导体区12之间使用掩埋氧化物隔离或SOI隔离方案。然而，实际上已发现情况不是这样，并且N型浮动掩埋掺杂区13的电势可根据本实施方案将其自身以电气方式配置为在掺杂区22与半导体区12之间形成电屏障。
根据本实施方案，自隔离块状半导体衬底11有利地提供块状衬底配置，该块状衬底配置具有SOI衬底的紧密度或电路密度(与使用扩散下沉结构的衬底相比)，具有比SOI衬底改善的热性能，能够减少掺杂区22与半导体区12之间的耦接，并且具有比SOI衬底显著更低的衬底成本(在比较基础衬底成本方面至少低30％)。另外，设置在掺杂区22内的功能器件26可相对于半导体区12的电势自由地正负浮动。另外，浮动掩埋掺杂区13的自偏置方面使得PNP纵向晶体管(或背对背二极管130)既能如半导体衬底11是SOI型衬底那样起作用，又没有SOI的相关缺点。另外，因为半导体衬底11和半导体器件10被提供成没有扩散下沉区或其他直接接触结构，可减小沟槽隔离结构部分20A和20B之间的横向距离以提供有源区增益(类似于SOI衬底)，这会显著地减少成本。另外，半导体衬底11包括半导体材料，并且因此没有与SOI衬底相关联的热缺点(即，减少或基本上消除了热阻)。此外，半导体衬底11使用现有的外延生长、离子注入和/或扩散技术来制造，这提供了高性价比的制造。
如先前所述，器件10还包括沟槽隔离结构20，该沟槽隔离结构可包括从主表面18向下或基本上竖直地延伸到半导体衬底11的半导体区12中的隔离结构部分20A和20B、电介质隔离结构20A和20B、深沟槽隔离结构20A和20B、或沟槽隔离区20A和20B。根据本实施方案，沟槽隔离结构部分20A和20B被配置为将半导体衬底11内的相邻器件掺杂区22(其中提供了功能器件26)在横向上既物理隔离又电隔离。换句话说，沟槽隔离结构部分20A和20B被配置为将给定穴的掺杂区22与属于一个或多个相邻穴的任何相邻掺杂区22在横向上既物理隔离又电隔离，并且将给定穴的浮动掩埋掺杂区13与属于相邻穴的任何相邻浮动掩埋掺杂区13隔离。在一个实施方案中，沟槽隔离结构部分20A和20B是互连且连续的沟槽隔离结构20的一部分。在另一个实施方案中，沟槽隔离结构部分20A和20B可以是完全围绕给定掺杂区22或穴的单独隔离结构。
在一个实施方案中，沟槽隔离结构部分20A和20B可以是使用深反应离子蚀刻(DRIE)技术形成的深沟槽结构。在大多数实施方案中，蚀刻的沟槽使用电介质内衬物42或电介质材料42和导电材料43(诸如多晶半导体材料43)的组合来填充或内衬。在另一个实施方案中，沟槽隔离结构部分20A和20B可仅使用一种或多种电介质材料42来填充或至少内衬。
功能器件26可包括例如，功率金属氧化物半导体(“MOS”)器件(诸如LDMOS器件)、二极管器件、互补MOS(“CMOS”)和/或双极逻辑器件、CMOS和/或双极模拟器件、传感器器件、双极功率晶体管器件、绝缘栅极双极晶体管(“IGBT”)功率器件、晶闸管功率器件、其他功率器件、以及本领域技术人员已知的其他类似半导体器件。应当理解，多个功能器件26可在由沟槽隔离结构部分20A和20B界定的掺杂区22内部实例化。换句话说，由沟槽隔离结构部分20A和20B界定的给定掺杂区22可包括多个功能器件26，如智能功率技术中的惯例。另外，应当理解，功能器件26已以简化形式示出以便不从本公开转移注意力。本领域技术人员理解，功能器件26可包括附加掺杂区、隔离区以及接触区或结构。根据本实施方案，功能器件26的至少某部分被配置用于将电子载流子注入到掺杂区22中，从而促进对接下来更详细描述的隔离器件51和55中的一者或多者的需要。在一个实施方案中，功能器件26包括至少N型主体结构261或N型掺杂区261，其具有在约0.5微米至约3.5微米范围内的从主表面18进入半导体衬底11中的深度，以及在约1.0×1016个原子/cm3到约1.0×1018个原子/cm3范围内的掺杂物浓度。
如先前所述，半导体器件10还包括一个或多个隔离结构，诸如隔离结构51和隔离结构55。根据本实施方案，隔离结构51包括具有与掺杂区22相同的导电类型但具有高于掺杂区22的掺杂物浓度的掺杂区51A。在一个实施方案中，掺杂区51A具有P型导电性、在约1.5微米到约3微米范围内的从主表面18进入半导体衬底11中的深度、在约1.2微米至约3.0微米范围内的宽度、以及在约1.0×1016个原子/cm3到约1.0×1018个原子/cm3范围内的掺杂物浓度。在一个优选实施方案中，掺杂区51A具有约2.5微米的深度、约1.7微米的宽度以及约1.0×1017个原子/cm3的峰值掺杂物浓度。在一些实施方案中，掺杂区51A使用一种或多种离子注入剂量和一种或多种离子注入能量来形成。在大多数实施方案中，从顶部平面图看，掺杂区51A作为完全围绕掺杂区22的环状结构提供。换句话说，可提供掺杂区51A，使得其靠近沟槽隔离结构20的侧壁并且在顶部平面图中遵循用于沟槽隔离结构20的图案。
根据本实施方案，隔离器件51被配置为减少沟槽隔离结构20充当MOS栅极结构的效应，该效应以往会在浮动掩埋掺杂区13与例如功能器件26之间形成泄漏路径。另外，MOS栅极效应可使沟道沿着沟槽隔离结构20形成或接通，从而可将掺杂区22的表面与浮动掩埋掺杂区13电连接。另外，MOS栅极效应可使沟道沿着沟槽隔离结构20形成或接通，从而可将浮动掩埋掺杂区13和半导体区12的电压带到掺杂区22的表面。这些指出的效应单独地或组合地影响先前半导体器件的性能，并且隔离结构51被配置为减少这些效应以及其他效应，从而改善半导体器件10的性能。在一个实施方案中，隔离结构51邻接沟槽隔离结构20，如图1中总体上示出。在将结合图6描述的替代实施方案中，隔离结构51可与沟槽隔离结构20横向间隔开。
在一个实施方案中，在主表面18附近的掺杂区51A的至少一部分中提供增强区(诸如表面增强区53)，以在导电触点46与掺杂区51A的一部分进行接触时增加掺杂区51A的表面掺杂物浓度。在一个实施方案中，导电触点46是自对准硅化物或“自对准多晶硅化物”结构。导电触点46可以是任何硅化物，诸如钛、镍、钴、钼、钽或本领域技术人员已知的其他导电材料。在一个优选实施方案中，导电触点46不横向延伸成与掺杂区51A完全重叠，使得沟槽隔离结构部分20A的边缘与导电触点46的边缘之间存在横向空间或间距，如图1中总体上示出。在随后将描述的其他实施方案中，导电触点46不与掺杂区51A进行直接物理接触。在一些实施方案中，导电触点46还与作为功能器件26一部分提供的一个或多个掺杂区进行接触。
已从实验中观察到，通过将隔离结构51添加到半导体器件10，半导体器件10在发生不可接受的泄漏电平之前具有大于100伏容差，相比之下，没有隔离结构51的半导体器件具有约90伏容差。
根据本实施方案，隔离结构55包括具有与浮动掩埋掺杂区13相同的导电类型的掺杂区56。在一个实施方案中，掺杂区56具有N型导电性、在约0.4微米至约1.0微米范围内的从主表面进入半导体衬底11中的深度、在约0.8微米至约1.4微米范围内的宽度、以及在约1.0×1016个原子/cm3到约1.0×1018个原子/cm3范围内的掺杂物浓度。在一个优选实施方案中，掺杂区56具有约0.6微米的深度、约1.2微米的宽度以及约1.0×1017个原子/cm3的峰值掺杂物浓度。在一些实施方案中，掺杂区56使用一种或多种离子注入剂量和一种或多种离子注入能量来形成。在大多数实施方案中，从顶部平面图看，掺杂区56作为完全围绕掺杂区22的环状结构提供。换句话说，可提供掺杂区56，使得其在顶部平面图中总体上遵循用于沟槽隔离结构20的图案。根据本实施方案，掺杂区56插置在N型主体结构261与沟槽隔离结构20之间，并且与N型主体结构261横向间隔开。
隔离结构55还包括具有与掺杂区22相同的导电类型但具有高于掺杂区22的掺杂物浓度的掺杂区58。在一个实施方案中，掺杂区58具有P型导电性、在约0.6微米至约1.0微米范围内的从主表面18进入半导体衬底11中的深度、在约0.8微米至约2.0微米范围内的宽度、以及在约1.0×1016个原子/cm3到约1.0×1018个原子/cm3范围内的掺杂物浓度。在一个优选实施方案中，掺杂区58具有约0.8微米的深度、约1.7微米的宽度以及约1.0×1017个原子/cm3的峰值掺杂物浓度。在一些实施方案中，掺杂区58使用一种或多种离子注入剂量和一种或多种离子注入能量来形成。在大多数实施方案中，从顶部平面图看，掺杂区58作为完全围绕功能器件26的环状结构提供。换句话说，可提供掺杂区58，使得其在顶部平面图中总体上遵循用于沟槽隔离结构20的图案。根据本实施方案，掺杂区58插置在N型主体结构261与掺杂区56之间。在一个实施方案中，掺杂区58可邻接N型主体结构261。在其他实施方案中，掺杂区58可与N型主体结构261横向间隔开。
根据本实施方案，掺杂区56和掺杂区58由例如导电触点46或本领域技术人员已知的其他结构电连接或短接在一起。在一些实施方案中，在主表面18附近的掺杂区56的至少一部分中提供表面增强区57，以增加掺杂区56的掺杂物浓度并且减小与导电触点46的接触电阻。类似地，可在掺杂区58的至少一部分中提供表面增强区59以实现相同效应。
在一些实施方案中，隔离结构55还包括具有与掺杂区22相同的导电类型但具有高于掺杂区22的掺杂物浓度的掺杂区52。在一个实施方案中，掺杂区52具有P型导电性，并且提供有与针对掺杂区58所述的范围类似的深度、宽度和掺杂物浓度范围；然而，应当理解，掺杂区52和58可具有不同掺杂物分布、深度和/或宽度，从而促进设计灵活性，使半导体器件10的电性能得以改善。例如，在一个优选实施方案中，掺杂区58提供有低于掺杂区52的掺杂物浓度，以改善从N型主体结构261注入到P型区22中的掺杂区58的电流收集能力。另外，掺杂区52可提供有高于掺杂区58的掺杂物浓度，并且可提供为具有进入P型掺杂区22中的更大深度以进一步改善与沟槽隔离结构20的隔离及其相关联的MOS栅极/沟道形成效应。
根据本实施方案，掺杂区52插置在掺杂区56与沟槽隔离结构20之间，并且与N型主体结构261横向间隔开。在一个实施方案中，掺杂区52在截面图中在一个侧面上邻接掺杂区56，并且在截面图中在相对侧面上毗邻掺杂区51A。在随后将描述的其他实施方案中，掺杂区52可与掺杂区51A横向重叠。在一个实施方案中，还在掺杂区52的至少一部分中提供表面增强区53，以在导电触点46与掺杂区52物理接触时增加掺杂区52的表面浓度并且减小与导电触点46的接触电阻。在其他实施方案中，导电触点46不延伸成与掺杂区52重叠并直接接触。
在一些实施方案中，掺杂区52使用一种或多种离子注入剂量和一种或多种离子注入能量来形成。在大多数实施方案中，从顶部平面图看，掺杂区52作为完全围绕功能器件26的环状结构提供。换句话说，可提供掺杂区52，使得其在顶部平面图中总体上遵循用于沟槽隔离结构20的图案。
掺杂区52和58可在单个掩蔽步骤或不同掩蔽步骤中形成，并且掺杂区51A和56可在单独掩蔽步骤中形成。在一些优选实施方案中，用于形成隔离结构51和55的掺杂区的掩蔽步骤也用于形成半导体器件10的其他区域，以避免添加本实施方案的隔离结构所独有的掩蔽层。在一个实施方案中，导电触点46被配置为将至少掺杂区56和掺杂区58电短接在一起。在一些实施方案中，导电触点46也将掺杂区52、掺杂区56和掺杂区58电短接在一起，如图1中总体上示出。根据本实施方案，掺杂区52在一些实施方案中是优选的，以将掺杂区51A与掺杂区56横向分开，从而使形成在N型主体结构261、P型掺杂区58和N型掺杂区56之间的NPN晶体管120(图2中所示)的横向β最大化。在一些实施方案中，如果P型掺杂区51A被布置得太接近N型掺杂区56，则掺杂区51A所添加的基极电荷可不利地影响横向NPN晶体管120的β。
已从实验中观察到，通过将隔离结构55添加到半导体器件10，SCR器件100的触发电压为约60伏，相比之下，对于没有隔离结构55的半导体器件而言为约2伏。另外，已从实验中观察到，对于具有隔离结构55的半导体器件10而言，SCR器件100的触发电流为约100微安，相比之下，对于没有隔离结构55的半导体器件而言为约1纳安。根据本实施方案，隔离器件55被配置为在掺杂区22内提供电子载流子的集电极，从而减少SCR器件100的触发电压和触发电流。
在一个实施方案中，器件10还包括设置在主表面18上、该主表面顶上、部分地设置在该主表面内或覆盖在该主表面上的场电介质区36。在一个实施方案中，场电介质区36可以是使用热氧化工艺、低温沉积工艺或本领域技术人员已知的其他技术形成的氧化物材料。举例来说，场电介质区36可以是浅沟槽电介质区或LOCOS电介质区。
器件10还包括设置在主表面18上方的电介质区37。在一些实施方案中，电介质区37是包括沉积电介质(诸如一种或多种沉积氧化物)的层间电介质(“ILD”)区。电介质区37或其部分可以是掺杂电介质，诸如磷硅酸盐玻璃(“PSG”)电介质和/或硼磷硅酸盐玻璃(“BPSG”)电介质。应当理解，可使用其他隔离结构代替或补充电介质区37和场电介质区36。
在一些实施方案中，器件10还包括导电电极47和48，它们分别电连接到隔离器件51和55及功能器件26。导电电极47和48可包括导电材料，诸如一种或多种金属，包括例如铝、铝合金、钛、氮化钛、钨、铜、它们的组合或本领域技术人员已知的其他导电材料。可并入附加导电互连结构和ILD结构，以向器件10提供输入/输出信号以及将器件10内的各种功能器件互连。在其他实施方案中，诸如图3和图5至图8所述的实施方案不包括导电电极47，并且导电触点46可使用例如另一个电介质区来绝缘。
根据本实施方案，浮动掩埋掺杂区13被配置为自偏置区，因为没有直接外部电势施加于其上。实际上已发现，浮动掩埋掺杂区13所接收到的任何电势由掺杂区22和半导体区12内的毗邻结或者由掺杂区22内进一步集成的偏置器件产生。此类偏置器件在提交于2017年4月26日的美国专利申请15/497,443中进一步描述，该美国专利申请具有共同的发明权，具有相同的受让人，并且其全文以引用方式并入本文。
图3示出了根据另一个实施方案的具有隔离结构51和55的半导体器件300的放大局部截面图。半导体器件300类似于半导体器件10，并且下文将仅对关键的差异进行描述。在半导体器件300中，导电触点46至少部分地与掺杂区56和掺杂区58重叠，但不与掺杂区52或掺杂区51A重叠并直接接触。在该实施方案中，导电触点46将掺杂区56和掺杂区58电短接在一起，并且掺杂区51A和掺杂区52可为电浮动的，而没有直接外部电接触。
图4示出了根据又一个实施方案的具有隔离结构51和55的半导体器件400的放大局部截面图。半导体器件400类似于半导体器件10，并且下文将仅对关键的差异进行描述。在该实施方案中，不使用导电触点46，并且由掺杂区52、掺杂区56和掺杂区58形成的横向PNP晶体管保持浮动，而没有外部电接触。另外，掺杂区51A可为电浮动的，而没有外部电接触。
图5示出了根据另一个实施方案的具有隔离结构51和55的半导体器件500的放大局部截面图。半导体器件500类似于半导体器件10，并且下文将仅对关键的差异进行描述。在该实施方案中，掺杂区51A与沟槽隔离结构部分20A横向间隔开，使得掺杂区22的部分221延伸到沟槽隔离结构部分20A与掺杂区51A之间的主表面18。另外，掺杂区51A可为电浮动的，而没有外部电接触。
图6示出了根据另一个实施方案的具有隔离结构51和55的半导体器件600的放大局部截面图。半导体器件600类似于半导体器件10，并且下文将仅对关键的差异进行描述。在该实施方案中，掺杂区52横向地延伸成与掺杂区51A部分地重叠。
图7示出了根据又一个实施方案的具有隔离结构51和55的半导体器件700的放大局部截面图。半导体器件700类似于半导体器件10，并且下文将仅对关键的差异进行描述。在该实施方案中，不使用掺杂区52，并且掺杂区56可横向地延伸成邻接掺杂区51A。另外，掺杂区51A被示出为具有多个掺杂区510A,510B,510C和510D，它们可使用多种离子注入剂量和/或离子注入能量来形成。另外，掺杂区51A可为电浮动的，而没有外部接触。
图8示出了根据另一个实施方案的具有隔离结构51和55的半导体器件800的放大局部截面图。半导体器件800类似于半导体器件10，并且下文将仅对关键的差异进行描述。在该实施方案中，掺杂区52被设置成横向地延伸并且与全部掺杂区51A重叠，使得掺杂区52与沟槽隔离结构部分20A相邻。
本领域技术人员应当理解，图1和图3至图8所示的隔离器件51和55的各种实施方案可以以各种组合的形式组合在特定半导体器件10内。例如，半导体器件10可包括在不同掺杂区22内或甚至在相同掺杂区22内示出的不同实施方案中的一者或多者。另外，掺杂区51A,52,56和58可在一个或多个掺杂区保持电浮动的所示任何实施方案中电短接在一起。
图9示出了根据一个优选实施方案的半导体衬底11的一部分的局部截面图，其可与图1和图3至图8所述的任何实施方案一起使用。在此实施方案中，N型浮动掩埋掺杂区13具有变化的掺杂物分布或变化的掺杂物浓度，被指定为例如区域或部分131,132和133。由于浮动掩埋掺杂区13不必与接触结构(例如，扩散接触或沟槽接触)进行低欧姆接触，浮动掩埋掺杂区13的区域131(即，毗邻掺杂区22的区域)具有高掺杂物浓度(例如，不必掺杂高于1.0×1019个原子/cm3)并不重要。这允许浮动掩埋掺杂区13的区域131具有较低掺杂物浓度，从而有利地促进优化在掺杂区22内集成的功能器件和偏置器件的结击穿(例如，在浮动掩埋掺杂区13的区域131中提供较低电场)或耗尽区透过(例如，提供掺杂区22内的空间电荷区域的较低穿透)特性。在另外的优选实施方案中，浮动掩埋掺杂区13的区域132具有比区域131更高的掺杂物浓度，这有利地促进对器件10内的寄生效应的控制。例如，区域132促进消除或减少由P型掺杂区22、N型浮动掩埋掺杂区13和P型半导体区12形成的寄生纵向PNP晶体管的基极区的效应。在一个实施方案中，浮动掩埋掺杂区13的区域133具有比区域132更低的掺杂物浓度以及比区域131更低的掺杂物浓度。应当理解，根据器件10的性能需求，区域131至133中的每一个区域的厚度可以不同或相同。
举例来说，区域131具有约1.0×1015个原子/cm3至约1.0×1017个原子/cm3范围内的掺杂物浓度，以及3微米至约5微米范围内的厚度；区域132具有约1.0×1017个原子/cm3至约1.0×1019个原子/cm3范围内的掺杂物浓度，以及约1微米至约3微米范围内的厚度；并且区域133具有约1.0×1015个原子/cm3至约1.0×1017个原子/cm3范围内的掺杂物浓度，以及约3微米至约5微米范围内的厚度。在另一个实施方案中，浮动掩埋掺杂区13具有渐变掺杂物分布。在又一个实施方案中，浮动掩埋掺杂区13具有基本上恒定的掺杂物浓度。浮动掩埋掺杂区13可以掺杂有磷、砷、或锑中的一者或多者。在使用掺杂区14和掩埋层16的浮动掩埋掺杂区13的一个实施方案中，掺杂区14具有范围从约12微米至约18微米的厚度/深度，并且掩埋层16具有范围从约3微米至约5微米的厚度/深度。
在一些实施方案中，浮动掩埋掺杂区13具有使用外延生长技术形成的初形成掺杂物分布。在其他实施方案中，可使用外延生长技术来将浮动掩埋掺杂区13和掺杂区22一起形成。在一些实施方案中，可使用离子注入和扩散技术或本领域技术人员已知的其他技术来形成浮动掩埋掺杂区13。在一个实施方案中，使用外延生长技术来形成浮动掩埋掺杂区13的一部分，并且可使用离子注入技术来形成浮动掩埋掺杂区13的另一部分。注入的掺杂物可单独地扩散或在外延生长过程中扩散以便形成掺杂区22。
总之，自隔离块状半导体衬底11具有优于半导体技术(诸如智能功率技术)中使用的现有衬底的若干优点。例如，半导体衬底11具有比使用扩散下沉区或其他接触结构工艺的先前块状衬底更紧凑的P型掺杂区22。这提供有利的器件区域增益。另外，设置在P型掺杂区22内的功能器件26可相对于半导体区12自由地正负浮动。更具体地讲，N型浮动掩埋掺杂区13的自偏置特性使得P型掺杂区22/N型浮动掩埋掺杂区13/半导体区12纵向堆叠件的行为类似于在结击穿极限约束下的SOI衬底。另外，通过消除下沉区技术和SOI技术，半导体衬底11具有比先前块状衬底更低的成本。此外，半导体衬底11消除使用下沉区技术的块状衬底中存在的固有高增益横向寄生双极晶体管。另外，P型掺杂区22与N型浮动掩埋层区域13之间的结的行为更类似于增强击穿性能的一维结。此外，半导体衬底11具有比SOI衬底更高的导热性能和更少的电容耦合。另外，提供了隔离器件51以减少由沟槽隔离结构20触发的寄生MOSFET器件的效应，并且提供了隔离器件55以延迟形成在N型主体结构261(或P型掺杂区22内的任何其他N型区)、P型掺杂区22、N型浮动掩埋掺杂区13和半导体区12之间的SCR器件的触发。隔离器件51和55由此使用自隔离块状衬底改善了半导体器件的性能和可靠性。
在又一个实施方案中，自隔离块状半导体衬底基本上由以下组成：第一导电类型的浮动掩埋掺杂区、设置在浮动掩埋掺杂区与第一主表面之间的第二导电类型的掺杂区、以及设置在浮动掩埋掺杂区与第二主表面之间的第二导电类型的半导体区。
综上所述，本领域技术人员可确定，根据一个示例，用于具有自偏置掩埋层的半导体器件的隔离结构可包括这样的结构，其中第二隔离第一掺杂区邻接沟槽隔离结构的侧表面。在另一个示例中，第二隔离第一掺杂区可与沟槽隔离结构的侧表面横向间隔开。在又一个示例中，第一隔离第三掺杂区在横向上可与第二隔离第一掺杂区的至少一部分重叠。在再一个示例中，第二隔离第一掺杂区、第一隔离第一掺杂区、第一隔离第二掺杂区和第一隔离第三掺杂区可电短接在一起。在另一个示例中，第二隔离第一掺杂区可为电浮动的。
鉴于上述内容，很明显公开了一种新颖的器件结构和方法。除了其他特征以外，提供了一种自隔离块状半导体衬底，该衬底包括第一导电类型的浮动掩埋掺杂区，此浮动掩埋掺杂区设置在第二导电类型的掺杂区与第二导电类型的半导体区之间。在一个实施方案中，第一导电类型是N型并且第二导电类型是P型。沟槽隔离结构被提供成延伸穿过掺杂区和浮动掩埋掺杂区，并且延伸进入半导体区中以便提供有源区。浮动掩埋掺杂区邻接或毗邻沟槽隔离结构，并且被提供成不具有向其提供直接欧姆电接触或直接低欧姆电接触的任何结构。第一隔离器件设置在掺杂区内，并且在一个实施方案中包括至少部分地电短接在一起的横向PNP结构。横向PNP结构被配置为转移该器件内注入的电流，从而延迟触发内部SCR器件。另外，第二隔离器件设置在沟槽隔离结构附近的掺杂区内，并且被配置为减少内部MOSFET器件的效应。隔离器件由此改善了器件可靠性和性能。本实用新型方法和结构进一步增强了设计灵活性，并且适于轻松整合到现有工艺流程中。
尽管上文结合具体的优选实施方案和示例性实施方案描述了本实用新型的主题，但前述附图及其描述只用来描绘本实用新型主题的典型实施方案，因此不应被视作限制本实用新型主题的范围。很明显，许多替代方案和变型形式对本领域技术人员来说将是显而易见的。例如，本文所公开的实施方案可与SOI块状衬底结构一起使用。
如下文的诸项权利要求所反映，本实用新型的各方面具有的特征可少于前文公开的单个实施方案的所有特征。因此，下文表述的诸项权利要求特此明确地并入具体实施方式中，且每项权利要求本身都代表本实用新型的独立实施方案。此外，尽管本文描述的一些实施方案包含其他实施方案中包含的一些特征，却未包含其中包含的其他特征，但本领域的技术人员应当理解，不同实施方案的特征的组合意在属于本实用新型的范围，而且意在形成不同的实施方案。

Claims (10)

1.一种隔离结构，用于具有自偏置掩埋层的半导体器件，其特征在于，所述隔离结构包括：自隔离块状半导体衬底、沟槽隔离结构、第一导电类型的第二掺杂区以及第一隔离器件，
所述自隔离块状半导体衬底具有第一主表面和相对的第二主表面，其中所述自隔离块状半导体衬底包括：
第一导电类型的浮动掩埋掺杂区；
设置在所述浮动掩埋掺杂区与所述第一主表面之间的与所述第一导电类型相反的第二导电类型的第一掺杂区，其中所述第一掺杂区邻接所述浮动掩埋掺杂区；以及
设置在所述浮动掩埋掺杂区与所述第二主表面之间的所述第二导电类型的半导体区；
所述沟槽隔离结构从所述第一主表面延伸穿过所述第一掺杂区，延伸穿过所述浮动掩埋掺杂区，并且延伸进入所述半导体区中，其中所述浮动掩埋掺杂区邻接所述沟槽隔离结构；
所述第一导电类型的第二掺杂区在所述第一掺杂区内；
所述第一隔离器件设置在所述第二掺杂区与所述沟槽隔离结构之间的所述第一掺杂区中，所述第一隔离器件包括：
所述第一导电类型的第一隔离第一掺杂区；以及
设置在所述第二掺杂区与所述第一隔离第一掺杂区之间的所述第二导电类型的第一隔离第二掺杂区，其中所述第一隔离第一掺杂区被电短接到所述第一隔离第二掺杂区。
2.根据权利要求1所述的隔离结构，其中，所述第一隔离器件还包括设置在所述第一隔离第一掺杂区与所述沟槽隔离结构之间的所述第二导电类型的第一隔离第三掺杂区。
3.根据权利要求2所述的隔离结构，其中，所述第一隔离第三掺杂区被电短接到所述第一隔离第一掺杂区和所述第一隔离第二掺杂区。
4.根据权利要求2所述的隔离结构，其中，
所述沟槽隔离结构包括导电材料，所述导电材料通过电介质材料与所述自隔离块状半导体衬底分开；
所述结构还包括设置在所述第二掺杂区第一隔离器件与所述沟槽隔离结构之间的第二隔离器件，所述第二隔离器件包括所述第二导电类型的第二隔离第一掺杂区；并且
所述第二隔离第一掺杂区延伸进入所述第一掺杂区中的深度大于所述第一隔离第二掺杂区和所述第一隔离第三掺杂区。
5.根据权利要求1所述的隔离结构，其中，所述隔离结构还包括第二隔离器件，所述第二隔离器件包括设置在所述第一隔离器件与所述沟槽隔离结构之间的所述第二导电类型的第二隔离第一掺杂区，其中所述第二隔离第一掺杂区延伸进入所述第一掺杂区中的深度大于所述第一隔离第一掺杂区和所述第一隔离第二掺杂区。
6.根据权利要求1所述的隔离结构，其中，所述浮动掩埋掺杂区包括：
毗邻所述第一掺杂区的第一区域；
设置在所述第一区域与所述半导体区之间的第二区域，其中所述第一区域具有比所述第二区域低的掺杂物浓度；以及
设置在所述第二区域与所述半导体区之间的第三区域，其中所述第三区域具有比所述第二区域低的掺杂物浓度。
7.一种隔离结构，用于具有自偏置掩埋层的半导体器件，其特征在于，所述隔离结构包括：自隔离块状半导体衬底、沟槽隔离结构、第一导电类型的第二掺杂区以及第一隔离器件，
所述自隔离块状半导体衬底具有第一主表面和与所述第一主表面相对的第二主表面，其中所述自隔离块状半导体衬底包括：
第一导电类型的浮动掩埋掺杂区；
设置在所述浮动掩埋掺杂区与所述第一主表面之间的与所述第一导电类型相反的第二导电类型的第一掺杂区，其中所述第一掺杂区邻接所述浮动掩埋掺杂区；以及
设置在所述浮动掩埋掺杂区与所述第二主表面之间的所述第二导电类型的半导体区；
所述沟槽隔离结构从所述第一主表面延伸穿过所述第一掺杂区，延伸穿过所述浮动掩埋掺杂区，并且延伸进入所述半导体区中，其中所述浮动掩埋掺杂区邻接所述沟槽隔离结构；
所述第一导电类型的第二掺杂区在所述第一掺杂区内；以及
所述第一隔离器件设置在所述第二掺杂区与所述沟槽隔离结构之间的所述第一掺杂区中，所述第一隔离器件包括：
所述第一导电类型的第一隔离第一掺杂区；
设置在所述第二掺杂区与所述第一隔离第一掺杂区之间的所述第二导电类型的第一隔离第二掺杂区；以及
设置在所述第一隔离第一掺杂区与所述沟槽隔离结构之间的所述第二导电类型的第一隔离第三掺杂区，其中所述第一隔离第一掺杂区被电短接到所述第一隔离第二掺杂区。
8.根据权利要求7所述的隔离结构，其中：
所述沟槽隔离结构包括导电材料，所述导电材料通过电介质材料与所述自隔离块状半导体衬底分开；
所述结构还包括设置在所述第一隔离器件与所述沟槽隔离结构之间的第二隔离器件，所述第二隔离器件包括所述第二导电类型的第二隔离第一掺杂区；
所述第一隔离第三掺杂区被电短接到所述第一隔离第一掺杂区和所述第一隔离第二掺杂区；并且
所述第一隔离第三掺杂区在横向上与所述第二隔离第一掺杂区的至少一部分重叠。
9.一种隔离结构，用于具有自偏置掩埋层的半导体器件，其特征在于，所述隔离结构包括：自隔离块状半导体衬底、沟槽隔离结构、第一导电类型的第二掺杂区、第一隔离器件、第二隔离器件，
所述自隔离块状半导体衬底具有第一主表面和与所述第一主表面相对的第二主表面，其中所述自隔离块状半导体衬底包括：
第一导电类型的浮动掩埋掺杂区；
设置在所述浮动掩埋掺杂区与所述第一主表面之间的与所述第一导电类型相反的第二导电类型的第一掺杂区，其中所述第一掺杂区邻接所述浮动掩埋掺杂区；以及
设置在所述浮动掩埋掺杂区与所述第二主表面之间的所述第二导电类型的半导体区；
所述沟槽隔离结构从所述第一主表面延伸穿过所述第一掺杂区，延伸穿过所述浮动掩埋掺杂区，并且延伸进入所述半导体区中，其中所述浮动掩埋掺杂区邻接所述沟槽隔离结构；
所述第一导电类型的第二掺杂区在所述第一掺杂区内；
所述第一隔离器件设置在所述第二掺杂区与所述沟槽隔离结构之间的所述第一掺杂区中，所述第一隔离器件包括：
所述第一导电类型的第一隔离第一掺杂区；
设置在所述第二掺杂区与所述第一隔离第一掺杂区之间的所述第二导电类型的第一隔离第二掺杂区；以及
设置在所述第一隔离第一掺杂区与所述沟槽隔离结构之间的所述第二导电类型的第一隔离第三掺杂区，其中所述第一隔离第一掺杂区被电短接到所述第一隔离第二掺杂区；以及
所述第二隔离器件设置在所述第一隔离器件与所述沟槽隔离结构之间，所述第二隔离器件包括所述第二导电类型的第二隔离第一掺杂区。
10.根据权利要求9所述的隔离结构，其中：
所述沟槽隔离结构包括导电材料，所述导电材料通过电介质材料与所述自隔离块状半导体衬底分开；并且
第一隔离第三掺杂区被电短接到所述第一隔离第一掺杂区和所述第一隔离第二掺杂区。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021093056A1 (zh) * 2019-11-13 2021-05-20 潍坊歌尔微电子有限公司 组合传感器及其制作方法
WO2021196758A1 (zh) * 2020-04-03 2021-10-07 无锡华润上华科技有限公司 半导体器件及其制作方法
CN113764507A (zh) * 2020-06-03 2021-12-07 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10224323B2 (en) * 2017-08-04 2019-03-05 Semiconductor Components Industries, Llc Isolation structure for semiconductor device having self-biasing buried layer and method therefor
FR3089679A1 (fr) * 2018-12-11 2020-06-12 Stmicroelectronics (Tours) Sas Dispositif de commutation et procédé de fabrication d'un tel dispositif
CN111192871B (zh) * 2020-01-06 2022-04-15 杰华特微电子股份有限公司 用于静电防护的晶体管结构及其制造方法
US11031349B1 (en) * 2020-04-24 2021-06-08 Semiconductor Components Industries, Llc Method of forming a semiconductor device and current sensing circuit therefor
US11444160B2 (en) * 2020-12-11 2022-09-13 Globalfoundries U.S. Inc. Integrated circuit (IC) structure with body contact to well with multiple diode junctions
CN115831860B (zh) * 2023-03-01 2023-05-23 中芯先锋集成电路制造(绍兴)有限公司 电平位移器、半导体器件及其制备方法
CN116404002B (zh) * 2023-04-01 2023-12-01 深圳市美浦森半导体有限公司 一种半导体芯片的制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7095092B2 (en) 2004-04-30 2006-08-22 Freescale Semiconductor, Inc. Semiconductor device and method of forming the same
US8264038B2 (en) 2008-08-07 2012-09-11 Texas Instruments Incorporated Buried floating layer structure for improved breakdown
US7989875B2 (en) * 2008-11-24 2011-08-02 Nxp B.V. BiCMOS integration of multiple-times-programmable non-volatile memories
US8138531B2 (en) 2009-09-17 2012-03-20 International Business Machines Corporation Structures, design structures and methods of fabricating global shutter pixel sensor cells
US8338872B2 (en) 2010-03-30 2012-12-25 Freescale Semiconductor, Inc. Electronic device with capcitively coupled floating buried layer
JP2015012184A (ja) 2013-06-28 2015-01-19 株式会社東芝 半導体素子
US9478607B2 (en) 2014-09-11 2016-10-25 Semiconductor Components Industries, Llc Electronic device including an isolation structure
US9748330B2 (en) 2016-01-11 2017-08-29 Semiconductor Component Industries, Llc Semiconductor device having self-isolating bulk substrate and method therefor
US10026728B1 (en) * 2017-04-26 2018-07-17 Semiconductor Components Industries, Llc Semiconductor device having biasing structure for self-isolating buried layer and method therefor
US10224323B2 (en) * 2017-08-04 2019-03-05 Semiconductor Components Industries, Llc Isolation structure for semiconductor device having self-biasing buried layer and method therefor

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021093056A1 (zh) * 2019-11-13 2021-05-20 潍坊歌尔微电子有限公司 组合传感器及其制作方法
WO2021196758A1 (zh) * 2020-04-03 2021-10-07 无锡华润上华科技有限公司 半导体器件及其制作方法
CN113764507A (zh) * 2020-06-03 2021-12-07 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
CN113764507B (zh) * 2020-06-03 2023-11-24 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法

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