CN116469908A - 半导体器件及其制备方法 - Google Patents

半导体器件及其制备方法 Download PDF

Info

Publication number
CN116469908A
CN116469908A CN202211095566.8A CN202211095566A CN116469908A CN 116469908 A CN116469908 A CN 116469908A CN 202211095566 A CN202211095566 A CN 202211095566A CN 116469908 A CN116469908 A CN 116469908A
Authority
CN
China
Prior art keywords
semiconductor device
region
hole
concentration
drift region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211095566.8A
Other languages
English (en)
Inventor
莫海锋
冯新
张耀辉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suzhou Huatai Electronics Co Ltd
Original Assignee
Suzhou Huatai Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Suzhou Huatai Electronics Co Ltd filed Critical Suzhou Huatai Electronics Co Ltd
Publication of CN116469908A publication Critical patent/CN116469908A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本申请实施例提供了一种半导体器件及其制备方法，涉及半导体技术领域。该半导体器件包括：第一浓度掺杂漂移区、浓度大于所述第一浓度掺杂漂移区的第二浓度掺杂埋区及衬底区，其特征在于，开设有贯穿所述第一浓度掺杂漂移区并延伸到所述第二浓度掺杂埋区的第一通孔，所述第一通孔中至少填充有导电材料；所述第一通孔内壁与由所述导电材料构成的填充物之间设置有一层金属硅化物层。解决了目前半导体器件的表面积较大的技术问题，达到了减小半导体器件表面积的技术效果。

Description

半导体器件及其制备方法
技术领域
本申请涉及半导体技术领域，具体地，涉及一种半导体器件及其制备方法。
背景技术
传统的半导体器件一般都是通过重掺杂的方式来连接衬底和表面的金属层，从而实现电子的导通。半导体器件的电阻主要由漂移区电阻和互联电阻构成，对于低压器件，漂移区较薄，漂移区电阻减小，互联电阻的占比大幅度上升，在实际产品中不可忽略；对于高压器件，漂移区较厚，漂移区电阻增大，互联的厚度也随之增加，离子注入难以实现深掺杂，互联电阻也随之增大。
针对这种情况一般的措施是在超高温的热过程增加离子注入深度，但是随着离子深入深度的增加离子的横向扩散也随之增加，互联区域面积增加，半导体器件的表面积也相应较大。
发明内容
为了解决上述技术问题，本申请实施例中提供了一种半导体器件及其制备方法，用以减小半导体器件的表面积。
本申请实施例的第一个方面，提供了一种半导体器件，包括：第一浓度掺杂漂移区、浓度大于第一浓度掺杂漂移区的第二浓度掺杂埋区及衬底区，其特征在于，开设有贯穿第一浓度掺杂漂移区并延伸到第二浓度掺杂埋区的第一通孔，第一通孔中至少填充有导电材料；第一通孔内壁与由导电材料构成的填充物之间设置有一层金属硅化物层。
在本申请一个可选实施例中，半导体器件为双极结型晶体管HBT、绝缘栅双极型晶体管IGBT与分离栅晶体管SGT中的至少一种。
在本申请一个可选实施例中，半导体器件为绝缘栅双极型晶体管IGBT，第一通孔贯穿第一浓度掺杂漂移区与第二浓度掺杂埋区并延伸至衬底区。
在本申请一个可选实施例中，半导体器件为双极结型晶体管HBT或分离栅晶体管SGT，第一通孔贯穿第一浓度掺杂漂移区延伸到第二浓度掺杂埋区。
在本申请一个可选实施例中，衬底区为P型衬底，第一通孔在第二浓度掺杂埋区的深度不大于第二浓度掺杂埋区厚度的95％。
在本申请一个可选实施例中，衬底区为N型衬底，第一通孔在第二浓度掺杂埋区的深度不大于第二浓度掺杂埋区厚度。
在本申请一个可选实施例中，在第一通孔半导体器件外缘部分环形开设有一第二通孔，其中，第一通孔第二通孔的第一端贯穿第一通孔半导体器件的表面，第一通孔第二通孔的第二端延伸至第一通孔半导体器件的衬底区；第一通孔第二通孔内填充有金属材料。
在本申请一个可选实施例中，金属硅化物层为钛硅化物层。
在本申请一个可选实施例中，导电材料为钨。
在本申请一个可选实施例中，第一浓度掺杂漂移区为N型轻掺杂的漂移区，第二浓度掺杂埋区为N型重掺杂埋层区。
本申请实施例的第二方面，提供了一种半导体器件制备方法，包括：
在洁净的半导体本体上开设一第一通孔；其中，半导体本体至少包括：第一浓度掺杂漂移区、浓度大于第一浓度掺杂漂移区的第二浓度掺杂埋区及衬底区；第一通孔贯穿第一浓度掺杂漂移区延伸到第二浓度掺杂埋区；
在第一通孔内注入导电材料。
在本申请一个可选实施例中，在在洁净的半导体本体上开设一第一通孔之后，该半导体器件制备方法还包括：
在第一通孔表面制备一金属层，并对金属层与衬底中的硅在第一通孔内壁生成一金属硅化物层；
对应的，在第一通孔内注入导电材料，包括：
在金属硅化物层表面形成的空腔中注入导电材料。
本申请实施例提供的半导体器件开设有贯穿第一浓度掺杂漂移区并延伸到第二浓度掺杂埋区的第一通孔，并在该第一通孔中至少填充有导电材料，可以通过该第一通孔以及第一通孔中的导电材料将第一浓度掺杂漂移区与第二浓度掺杂埋区中的电子导入半导体表面，从而完成整个半导体器件的互联。第一方面，本申请实施例提供的半导体器件的电子流向是依次沿第一浓度掺杂漂移区、第二浓度掺杂埋区与第一通孔，电子流的路径更短，相比于传统的路径在外延区，也就是第一浓度掺杂漂移区与第二浓度掺杂埋区中的横向扩散更少，进而减小了漂移区电阻；第二方面，本公开实施例通过设置第一通孔，以及在第一通孔内填充导电材料，通过第一通孔以及第一通孔内的导电材料来完成半导体器件的互联，对于半导体外延层，例如本申请实施例中的第一浓度掺杂漂移区与第二浓度掺杂埋区的厚度没有过多的约束，可以根据实际需要具体设定，灵活性更高，制备精度要求低，进而降低了成本；第三方面，由于击穿电压主要受到器件单元到衬底之间距离影响，传统半导体器件中的击穿电压一般处于20V～50V之间，击穿电压小于20V，半导体器件无法正常工作，若大于50V，则需要增加器件单元到衬底之间的厚度，即增加外延层，成本较高；本申请实施例通过开设填充有导电材料的第一通孔改变电子流向，通过延长第一通孔的深度可以将半导体的击穿电压调节至600V，远远大于传统方案中的最大承受电压60V，但是导电材料相对于外延层中的掺杂离子等成本更低，从而在降低成本的前提下大大提高了半导体的电学性能；第四方面，由于开设有填充有导电材料的第一通孔，本申请实施例提供的半导体器件相比于传统半导体器件的60V击穿电压具有更强的电压承受力，因此半导体表面中两个电极之间的间隔距离，例如栅极与源极之间的间隔距离相对于传统方式中的间隔距离可以设置的更小，使得半导体器件的表面积也更小，从而解决了目前半导体器件的表面积较大的技术问题，达到了降低半导体器件表面积的技术效果；第五方面，半导体器件的基体材料一般均为硅，本申请实施例通过在导电材料与第一通孔内壁之间设置一层金属硅化物层，使得导电材料与半导体器件中的外延层、埋层、衬底等之间形成欧姆接触，以降低接触电阻，进而降低本申请实施例半导体器件的总电阻，提高半导体器件的性能。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1为传统IGBT器件结构示意图；
图2为本申请实施例提供的半导体器件结构示意图；
图3为传统方式中的HBT器件结构示意图；
图4为本申请实施例提供的HBT器件结构示意图；
图5为传统的SGT器件结构示意图；
图6为本申请实施例提供的SGT器件结构示意图；
图7为本申请实施例提供的IGBT器件结构示意图；
图8为本申请实施例提供的半导体器件结构示意图；
图9为本申请实施例提供的半导体器件结构示意图；
图10为本申请实施例提供的半导体器件结构俯视图；
图11为本申请实施例提供的半导体器件制备流程示意图。
具体实施方式
在实现本申请的过程中，申请人发现，目前半导体器件的表面积较大。
针对上述问题，本申请实施例中提供了一种半导体器件及其制备方法。为了使本申请的目的、技术方案及优点更加清楚明白，以下通过实施例，并结合附图，对本申请的一种原子操作控制电路、系统和电子设备进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。
本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接(联接)。在本申请的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本申请中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
现在将参考附图更全面地描述示例性实施方式。然而，示例性实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例性实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。
附图中所示的流程图仅是示例性说明，不是必须包括所有的步骤。例如，有的步骤还可以分解，而有的步骤可以合并或部分合并，因此实际执行的顺序有可能根据实际情况改变。
传统的半导体器件一般都是通过重掺杂的方式来连接衬底和表面的金属层，从而实现电子的导通。如图1为一种传统IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)器件10的结构示意图，该传统IGBT器件10由下及上依次包括：衬底101、N型重掺杂埋层102和N型漂移区103，以及与该N型漂移区103连接的一个或多个器件单元。其中，器件单元是指构成IGBT器件的各个结构相同，且可以共用衬底101、N型重掺杂埋层102和N型漂移区103的子单元。每个器件单元中可以包括栅极104、包覆于栅极104外表面的栅极氧化层105，以及相互连接的P型轻掺杂区106、N型重掺杂区107、源极108、P型重掺杂区109和沟槽110，共同构成了IGBT器件10的源极108和栅极104，漏电极(图1中未示出)在IGBT器件10背面。在工作时，通过在外延层进行重掺杂，也就是形成了N型重掺杂埋层102，电子依次穿过衬底101直至表面的源极108，从而实现IGBT器件10的导通。在导通过程中，IGBT器件10的电阻主要由漂移区电阻和互联电阻构成，也就是由图1中的N型漂移区103以及各区之间连接点或连接面的接触电阻构成。对于低压器件，该N型漂移区103较薄，N型漂移区103电阻减小，互联电阻的占比大幅度上升，在实际产品中不可忽略；对于高压器件，N型漂移区103较厚，N型漂移区103电阻增大，互联的厚度也随之增加，离子注入难以实现深掺杂，互联电阻也随之增大。
针对这种情况一般的措施是在超高温的热过程增加离子注入深度，但是随着离子深入深度的增加离子的横向扩散也随之增加，互联区域面积增加，即图1中的N型漂移区103的横向面积也变大，那么在该IGBT器件10表面设置的各元胞，例如相邻的器件单元之间的间隔距离也相应增大，半导体器件的表面积也相应较大。
针对上述问题，本申请实施例提供了一种半导体器件，通过在该半导体器件中开设一第一通孔，并在第一通孔内填充有导电材料，从而实现在单位面积中可以设置更多的元胞，进而提高半导体器件的表面利用率。
请参见图2，本申请实施例提供了一种半导体器件20，包括：第一浓度掺杂漂移区201、浓度大于第一浓度掺杂漂移区201的第二浓度掺杂埋区202及衬底区203，开设有贯穿第一浓度掺杂漂移区201并延伸到第二浓度掺杂埋区202的第一通孔204，第一通孔204中至少填充有导电材料205。
其中，第一浓度掺杂漂移区201与第二浓度掺杂埋区202均用于提供载流电子，具体的掺杂离子类型可以根据实际情况具体设定。本申请实施例中第一通孔204包括第一端与第二端，第一端处于半导体器件20的表面，第二端延伸至第二浓度掺杂埋区202，需要解释的是，本申请实施例中第一通孔204的第二端可以位于第二浓度掺杂埋区202，也可以贯穿第二浓度掺杂埋区202到达衬底区203，本申请实施例不作具体限定，可根据半导体器件20的具体类型具体设定。该导电材料205例如可以为钨、钛等金属或者金属化合物，也可以为石墨等非金属导电材料，本申请实施例不作具体限定，可根据实际情况具体选择，只需要可以实现导电的目的即可。当然该半导体器件20还可以包括其他功能性部件，例如封装胶等，在此不作穷举，可根据半导体器件的类型具体配置。
以下对本申请实施例提供的半导体器件20的工作原理作简要介绍：
例如，本申请实施例提供的半导体器件20为场效应管，场效应管的栅极在外加电压的控制下，P型轻掺杂区与栅极氧化层相连接的表面形成反型层电子，反型层电子构成电子通路。该反型电子的电子流向如图2中带箭头的虚线所示，从N型重掺杂区经反型沟道到达第一浓度掺杂漂移区201，再通过第二浓度掺杂埋区202到达第一通孔204内的导电材料205，由第一通孔204内的导电材料205将电子流引入该场效应管表面的源极金属，以方便与其他器件或外接电路等连接，从而实现了场效应管与外接电子器件等的互联。。
同理，若本申请实施例提供的半导体器件20为其他晶体管，该半导体器件20基极在外加电压的控制下，通过上述场效应管对应的路径将电子流导入晶体管表面的发射极或集电极等，以方便与其他器件或外接电路等连接，从而实现了晶体管与外接电子器件等的互联。
同时，请一并参见图2与图8，在上述半导体器件20的基础上，本申请实施例还在第一通孔204内壁与由导电材料205构成的填充物之间设置有一层金属硅化物层206。半导体器件20的基体材料一般均为硅，本申请实施例通过在导电材料205与第一通孔204内壁之间设置一层金属硅化物层206，使得导电材料205与半导体器件20中的外延层、埋层、衬底等之间形成欧姆接触。
本申请实施例提供的半导体器件20开设有贯穿第一浓度掺杂漂移区201并延伸到第二浓度掺杂埋区202的第一通孔204，并在该第一通孔204中至少填充有导电材料205，可以通过该第一通孔204以及第一通孔204中的导电材料205将第一浓度掺杂漂移区201与第二浓度掺杂埋区202中的电子导入半导体表面，从而完成整个半导体器件20的互联。
第一方面，本申请实施例提供的半导体器件20的电子流向是依次沿第一浓度掺杂漂移区201、第二浓度掺杂埋区202与第一通孔204，电子流的路径更短，相比于传统的路径在外延区，也就是第一浓度掺杂漂移区201与第二浓度掺杂埋区202中的横向扩散更少，进而减小了漂移区电阻；
第二方面，本公开实施例通过设置第一通孔204，以及在第一通孔204内填充导电材料205，通过第一通孔204以及第一通孔204内的导电材料205来完成半导体器件20的互联，对于半导体外延层，例如本申请实施例中的第一浓度掺杂漂移区201与第二浓度掺杂埋区202的厚度没有过多的约束，可以根据实际需要具体设定，灵活性更高，制备精度要求低，进而降低了成本；
第三方面，由于击穿电压主要受到器件单元到衬底之间距离影响，传统半导体器件中的击穿电压一般处于20V～50V之间，击穿电压小于20V，半导体器件无法正常工作，若大于50V，则需要增加器件单元到衬底之间的厚度，即增加外延层，成本较高；本申请实施例通过开设填充有导电材料205的第一通孔204改变电子流向，通过延长第一通孔204的深度可以将半导体的击穿电压调节至600V，远远大于传统方案中的最大承受电压60V，但是导电材料相对于外延层中的掺杂离子等成本更低，从而在降低成本的前提下大大提高了半导体的电学性能；
第四方面，由于开设有填充有导电材料205的第一通孔204，本申请实施例提供的半导体器件20相比于传统半导体器件的60V击穿电压具有更强的电压承受力，因此半导体表面中两个电极之间的间隔距离，例如栅极与源极之间的间隔距离相对于传统方式中的间隔距离可以设置的更小，使得半导体器件20的表面积也更小，从而解决了目前半导体器件20的表面积较大的技术问题，达到了降低半导体器件20表面积的技术效果；
第五方面，半导体器件20的基体材料一般均为硅，本申请实施例通过在导电材料205与第一通孔204内壁之间设置一层金属硅化物层206，使得导电材料205与半导体器件20中的外延层、埋层、衬底等之间形成欧姆接触，以降低接触电阻，进而降低本申请实施例半导体器件20的总电阻，提高半导体器件20的性能。
在本申请一个可选实施例中，半导体器件20为双极结型晶体管HBT、绝缘栅双极型晶体管IGBT与分离栅晶体管SGT中的至少一种。
第一种情况，该半导体器件20为双极结型晶体管HBT(Heterojunctionbipolarity)，如附图3为传统方式中的HBT器件30结构示意图，包括衬底301、外延层302、基区SiyGe1-y303、锗硅盖帽层304、多晶硅发射极305、外基区306以及氧化层307，HBT器件30中的异质结基区使得电子进入基区势垒降低，以增加发射极的发射效率，常用作低噪声放大器，集电极在芯片背面，通过背面金属化引出。该HBT器件30通过重掺杂连接半导体器件的衬底和表面的各金属层，传统的重掺杂的连接方式，电阻大，导致器件效率低，同时对于这种垂直的高压器件，由于外延层的厚度大，难以将其输出端引向半导体表面。
请参见图4，为本申请实施例提供的HBT器件40，包括衬底401、N型重掺杂埋层(即第二浓度掺杂埋区402)、外延层403、基区SiyGe1-y404、锗硅盖帽层405、多晶硅发射极406、外基区407、氧化层408、第一通孔409、导电材料410和第一浓度掺杂漂移区411。
图4中一个基极区(也就是上述的基区SiyGe1-y404)代表一个元胞，该HBT器件40的基极，即上述的基区SiyGe1-y404在外加电压的控制下，氧化层408靠近基极的表面形成反型层电子，构成电子通路，反型层电子从第二浓度掺杂埋区402经反型沟道到达第一浓度掺杂漂移区411，再通过第二浓度掺杂埋区402到达第一通孔409内的导电材料410，通过该导电材料410将电子引导至HBT器件40的上表面，也就将HBT器件40的集电极引入了HBT器件40的上表面，便实现了半导体与其他器件之间的互联。
本申请实施例通过第一通孔409以及第一通孔内的导电材料410将HBT器件40的集电极引导至器件表面，无需额外的封装，大大降低了半导体器件的成本；同时，通过第一通孔409以及第一通孔409内的导电材料410将电子流由原来的横向扩散引导至沿第一通孔流向器件表面，可以避免N+重掺杂互联导致的电子横向扩散，也就可以缩小表面各器件单元之间的间隔距离，进而降低了HBT器件40的表面积。
在本申请一个可选实施例中，若该半导体器件20为双极结型晶体管HBT器件40，HBT器件40属于电子导电，因此本申请实施例中的第一通孔409需要贯穿第一浓度掺杂漂移区411延伸到第二浓度掺杂埋区402即可，无需伸入到衬底401即可保证正常导通。
第二种情况，该半导体器件20为分离栅晶体管SGT(Split Gate Transistor)，如图5为传统的SGT器件50，包括：衬底501、N型重掺杂埋层(即第二浓度掺杂埋区502)、N型漂移区(即第一浓度掺杂漂移区503)、外延层504、沟槽505、分离多晶硅506、栅极507、栅极氧化层508、P型轻掺杂区509、N型重掺杂区510、源极511、P型重掺杂区512等。SGT器件50的漏极(图5中未示出)在背面，通过背面的金属线等引出至SGT器件50的表面，通常通过封装打线的方式将其与其他电路进行互连接。
如图6为本申请实施例提供的SGT器件60的结构示意图，包括衬底601、N型重掺杂埋层(即第二浓度掺杂埋区602)、N型漂移区(即第一浓度掺杂漂移区603)、外延层604、沟槽605、分离多晶硅606、栅极607、栅极氧化层608、P型轻掺杂区609、N型重掺杂区610、源极611、P型重掺杂612、第一通孔613以及第一通孔613内的导电材料614。
一个栅极代表一个元胞，该SGT器件60的栅极在外加电压的作用下，P型轻掺杂区609靠近栅极氧化层608的表面形成反型层电子，构成电子通路，反型层电子从N型重掺杂区610经反型沟道到达N型漂移区，再通过N型重掺杂埋层(即第二浓度掺杂埋区602)到达第一通孔613内的导电材料614，通过第一通孔613内的导电材料614将漏极引导至SGT器件60的表面，从而方便与其他器件之间形成互联。
本申请实施例通过第一通孔613以及第一通孔613内的导电材料将SGT器件60的漏极引导至器件表面，无需额外的封装，大大降低了半导体器件的成本；同时，第一通孔613以及第一通孔613内的导电材料614将电子流由原来的横向扩散引导至沿第一通孔流向器件表面，可以避免N+重掺杂互联导致的电子横向扩散，也就可以缩小表面各器件单元之间的间隔距离，进而降低了SGT器件60的表面积。
在本申请一个可选实施例中，若该半导体器件为SGT器件60，SGT器件60属于电子导电，因此本申请实施例中的第一通孔613需要贯穿第一浓度掺杂漂移区603延伸到第二浓度掺杂埋区602即可，无需伸入到衬底区601即可保证正常，导SGT器件60的可靠性也得到了保障。
第三种情况，该半导体器件为绝缘栅双极型晶体管IGBT(Insulated GateBipolar transistor)，如上图1为传统IGBT器件10的结构示意图，由下及上依次包括：衬底101、N型重掺杂埋层102和N型漂移区103，以及与该N型漂移区103连接的器件单元。每个器件单元中包括栅极104、包覆于栅极104外表面的栅极氧化层105，以及相互连接的P型轻掺杂区106、N型重掺杂区107、源极108和P型重掺杂区109和沟槽110，共同构成了IGBT器件10的源极和栅极104，漏电极(图1中未示出)在IGBT器件10背面。
图7为本申请实施例提供的IGBT器件70的结构示意图，包括：衬底701、N型重掺杂埋层(即第二浓度掺杂埋区702)、N型漂移区(即第一浓度掺杂漂移区703)、外延层704、沟槽705、栅极706、栅极氧化层707、P型轻掺杂区708、N型重掺杂区709、源极710、P型重掺杂区711、第一通孔712以及第一通孔712内的导电材料713。
一个栅极代表一个元胞，上述IGBT器件70的栅极706在外加电压的作用下，P型轻掺杂区靠近栅极氧化层707的表面形成反型层电子，构成电子通路，反型层电子从N型重掺杂区709经反型沟道到达漂移区，再通过N型重掺杂埋层(即第二浓度掺杂埋区702)到达第一通孔712内的导电材料713，通过第一通孔712内的导电材料713将漏极引导至IGBT器件70的表面，从而方便与其他器件之间形成互联。
本申请实施例通过第一通孔712以及第一通孔712内的导电材料713将IGBT器件70的漏极引导至器件表面，无需额外的封装，大大降低了半导体器件的成本；同时，第一通孔712以及第一通孔712内的导电采将电子流由原来的横向扩散引导至沿第一通孔流向器件表面，可以避免N+重掺杂互联导致的电子横向扩散，也就可以缩小表面各器件单元之间的间隔距离，进而降低了IGBT器件70的表面积。
在本申请一个可选实施例中，半导体器件为绝缘栅双极型晶体管IGBT，IGBT器件70属于空穴参与导电，因此第一通孔712贯穿第一浓度掺杂漂移区703与第二浓度掺杂埋区702并延伸至衬底区，以保证漏极到IGBT器件70表面的正常导通，提高IGBT器件70的可靠性。
请继续参见上图2，在本申请一个可选实施例中，图2中的衬底区203为P型衬底，第一通孔204在第二浓度掺杂埋区202的深度不大于第二浓度掺杂埋区202厚度的95％。对于P型衬底，随着第一通孔204进入第二浓度掺杂埋区202的深度增加，第二浓度掺杂埋区202的厚度也需要增加，本申请实施例中的第一通孔204在第二浓度掺杂埋区202的深度不大于第二浓度掺杂埋区202厚度的95％，保留第二浓度掺杂埋区202厚度的5％的余量，使得在工作中由于长时间的电子流动第一通孔204不会穿透第二浓度掺杂埋区202，进而提高半导体器件20的可靠性。
在本申请一个可选实施例中，图2中的衬底区203为N型衬底，第一通孔204在第二浓度掺杂埋区202的深度不大于第二浓度掺杂埋区202厚度。对于N性衬底，由于第二浓度掺杂埋区202的掺杂浓度和衬底差异不大，随着第一通孔204深度增加，可以直接进入埋层，在进行第一通孔204刻蚀时对于工艺的精度无需过多的严苛，在保障半导体器件20性能可靠的前提下进一步降低制备的难度，进一步降低制备成本。
在本申请一个可选实施例中，金属硅化物层206为钛硅化物层，性能稳定，且电阻较低，可以进一步降低导电材料205与半导体器件20中的外延层、埋层、衬底等之间的电阻，进而降低本申请实施例半导体器件20的总电阻，提高半导体器件20的性能。
在本申请一个可选实施例中，导电材料205为钨，钨的性能稳定，且在半导体制备过程中不会对器件的制备产生过多的污染，属于一种较为清洁的金属，可以提高制备得到的半导体器件20的清洁度；同时，半导体器件20的基体一般为硅，而钨与硅的晶体形状较为接近，因此本申请实施例在第一通孔204内填充的导电材料205设定为钨，进而提高半导体器件20的稳定性与可靠性。
请参见图9与图10，在本申请一个可选实施例中，在所述半导体器件20外缘部分环形开设有一第二通孔207，其中，所述第二通孔207的第一端贯穿所述半导体器件的表面，所述第二通孔207的第二端延伸至所述半导体器件的衬底区203，所述第二通孔207内填充有金属材料。金属材料可以接地，通过在半导体器件20的外缘部分开设一填充有金属材料的第二通孔207，可以将半导体器件20内部的例如栅极、源极，或者基极、发射极等包覆其中而达到屏蔽的目的，进而避免外界环境对内部电子流的影响，进一步提高本申请实施例半导体器件20的可靠性。
请参见图11，本申请另一个可选实施例中，提供了一种半导体器件制备方法，包括如下步骤1101-步骤1102：
步骤1101、在洁净的半导体本体上开设一第一通孔。
其中，半导体本体是指已经具有基本膜层的半导体器件，例如传统方式中的HBT器件、IGBT器件与SGT器件等，该半导体本体上至少包括有：第一浓度掺杂漂移区、浓度大于第一浓度掺杂漂移区的第二浓度掺杂埋区及衬底区，当然，同时还可以包含有第一浓度掺杂漂移区上表面设置有栅极区、源区，或者对应的基极、发射极等均可，在此不作穷举。
本申请实施例可以通过化学刻蚀、掩膜等方式在该半导体本体上开设一第一通孔，该第一通孔贯穿第一浓度掺杂漂移区延伸到第二浓度掺杂埋区，该第一通孔的基体形状、深入、位置等有益效果在上述实施例中已经详细阐述，在此不作赘述。
步骤1102、在第一通孔内注入导电材料。
通过蒸镀、旋涂等方式将导电材料填充至第一通孔内，并清理掉在注入完成后残留在第一通孔意外其他位置的导电材料。该导电材料的种类与上述实施例相同，可以根据实际情况具体选择，例如钨等。
通过本申请实施例提供的半导体器件制备方式制备得到的半导体器件可以通过第一通孔以及第一通孔中的导电材料将第一浓度掺杂漂移区与第二浓度掺杂埋区中的电子导入半导体表面而完成整个半导体器件的互联。第一方面，本申请实施例提供的半导体器件的电子流向是依次沿第一浓度掺杂漂移区、第二浓度掺杂埋区与第一通孔，相比于传统的路径在外延区，也就是第一浓度掺杂漂移区与第二浓度掺杂埋区中的横向扩散更少，进而减小了漂移区电阻；第二方面，本公开实施例通过设置第一通孔，以及在第一通孔内填充导电材料，通过第一通孔以及第一通孔内的导电材料来完成半导体器件的互联，对于半导体外延层，例如本申请实施例中的第一浓度掺杂漂移区与第二浓度掺杂埋区的厚度没有过多的约束，可以根据实际需要具体设定，灵活性更高；第三方面，由于电子流向的改变，该半导体的击穿电压可高达600V，相比于传统中的60V击穿电压具有更强的电压承受力，因此半导体表面中两个电极之间的间隔距离，例如栅极与源极之间的间隔距离相对于传统方式中的间隔距离可以设置的更小，使得半导体器件的表面积也更小，从而解决了目前半导体器件的表面积较大的技术问题，达到了降低半导体器件表面积的技术效果。
在本申请一个可选实施例中，在上述步骤1101、在洁净的半导体本体上开设一第一通孔之后，该方法还包括如下步骤：
在第一通孔表面制备一金属层，并对金属层与衬底中的硅在第一通孔内壁生成一金属硅化物层。
对应的，上述步骤902在第一通孔内注入导电材料，包括如下步骤：
在金属硅化物层表面形成的空腔中注入导电材料。
通过这种方式即在第一通孔内壁与导电材料之间形成了一层金属硅化物层，使得导电材料与半导体器件中的外延层、埋层、衬底等之间形成欧姆接触，以降低接触电阻，进而降低本申请实施例半导体器件的总电阻，提高半导体器件的性能。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (12)

1.一种半导体器件，包括：第一浓度掺杂漂移区、浓度大于所述第一浓度掺杂漂移区的第二浓度掺杂埋区及衬底区，其特征在于，开设有贯穿所述第一浓度掺杂漂移区并延伸到所述第二浓度掺杂埋区的第一通孔，所述第一通孔中至少填充有导电材料；所述第一通孔内壁与由所述导电材料构成的填充物之间设置有一层金属硅化物层。
2.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件为双极结型晶体管HBT、所述绝缘栅双极型晶体管IGBT与分离栅晶体管SGT中的至少一种。
3.根据权利要求2所述的半导体器件，其特征在于，所述半导体器件为所述绝缘栅双极型晶体管IGBT，所述第一通孔贯穿所述第一浓度掺杂漂移区与所述第二浓度掺杂埋区并延伸至所述衬底区。
4.根据权利要求2所述的半导体器件，其特征在于，所述半导体器件为所述双极结型晶体管HBT或分离栅晶体管SGT，所述第一通孔贯穿所述第一浓度掺杂漂移区延伸到所述第二浓度掺杂埋区。
5.根据权利要求1所述的半导体器件，其特征在于，所述衬底区为P型衬底，所述第一通孔在所述第二浓度掺杂埋区的深度不大于所述第二浓度掺杂埋区厚度的95％。
6.根据权利要求1所述的半导体器件，其特征在于，所述衬底区为N型衬底，所述第一通孔在所述第二浓度掺杂埋区的深度不大于所述第二浓度掺杂埋区厚度。
7.根据权利要求1所述的半导体器件，其特征在于，在所述半导体器件外缘部分环形开设有一第二通孔，其中，所述第二通孔的第一端贯穿所述半导体器件的表面，所述第二通孔的第二端延伸至所述半导体器件的衬底区；所述第二通孔内填充有金属材料。
8.根据权利要求1所述的半导体器件，其特征在于，所述金属硅化物层为钛硅化物层。
9.根据权利要求1所述的半导体器件，其特征在于，所述导电材料为钨。
10.根据权利要求1所述的半导体器件，其特征在于，所述第一浓度掺杂漂移区为N型轻掺杂的漂移区，所述第二浓度掺杂埋区为N型重掺杂埋层区。
11.一种半导体器件制备方法，其特征在于，包括：
在洁净的半导体本体上开设一第一通孔；其中，所述半导体本体至少包括：第一浓度掺杂漂移区、浓度大于所述第一浓度掺杂漂移区的第二浓度掺杂埋区及衬底区；所述第一通孔贯穿所述第一浓度掺杂漂移区延伸到所述第二浓度掺杂埋区；
在所述第一通孔内注入导电材料。
12.根据权利要求11所述的半导体器件制备方法，其特征在于，在所述在洁净的半导体本体上开设一第一通孔之后，所述方法还包括：
在所述第一通孔表面制备一金属层，并对所述金属层与所述衬底中的硅在所述第一通孔内壁生成一金属硅化物层；
对应的，所述在所述第一通孔内注入导电材料，包括：
在所述金属硅化物层表面形成的空腔中注入所述导电材料。
CN202211095566.8A 2022-08-30 2022-09-06 半导体器件及其制备方法 Pending CN116469908A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202211046683 2022-08-30
CN2022110466835 2022-08-30

Publications (1)

Publication Number Publication Date
CN116469908A true CN116469908A (zh) 2023-07-21

Family

ID=87175906

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211095566.8A Pending CN116469908A (zh) 2022-08-30 2022-09-06 半导体器件及其制备方法

Country Status (1)

Country Link
CN (1) CN116469908A (zh)

Similar Documents

Publication Publication Date Title
US20210126117A1 (en) Trench-type insulated gate semiconductor device including an emitter trench and an overlapped floating region
US10861965B2 (en) Power MOSFET with an integrated pseudo-Schottky diode in source contact trench
US8058670B2 (en) Insulated gate bipolar transistor (IGBT) with monolithic deep body clamp diode to prevent latch-up
US7795638B2 (en) Semiconductor device with a U-shape drift region
CN109713037B (zh) 一种绝缘栅双极性晶体管器件及其制备方法
JP2002353456A (ja) 半導体装置及びその製造方法
US20230307499A1 (en) Power Semiconductor Device with dV/dt Controllability and Low Gate Charge
US20180261594A1 (en) Semiconductor device
CN116153991B (zh) 一种双沟槽栅rc-igbt及其制备方法
WO2022004084A1 (ja) 半導体装置
CN113838921A (zh) 一种三维沟槽电荷存储型igbt及其制作方法
US6255692B1 (en) Trench-gate semiconductor device
US20220216331A1 (en) Semiconductor device and method for designing thereof
CN114883413A (zh) 一种在元胞内集成续流二极管的沟槽SiC MOSFET
US5796126A (en) Hybrid schottky injection field effect transistor
US11967631B1 (en) Power semiconductor device and manufacturing method thereof
JPH08330601A (ja) 半導体装置およびその製造方法
CN111668212B (zh) 半导体装置
CN108305893B (zh) 半导体装置
CN218769542U (zh) 半导体器件
US7943960B2 (en) Integrated circuit arrangement including a protective structure
US11908954B2 (en) Semiconductor device with insulated gate bipolar transistor region and diode region provided on semiconductor substrate and adjacent to each other
CN114566537A (zh) 半导体装置
CN116469908A (zh) 半导体器件及其制备方法
CN116417507B (zh) 一种集成肖特基接触的igbt器件结构及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination