CN113764507B - 半导体结构及其形成方法 - Google Patents
半导体结构及其形成方法 Download PDFInfo
- Publication number
- CN113764507B CN113764507B CN202010495768.6A CN202010495768A CN113764507B CN 113764507 B CN113764507 B CN 113764507B CN 202010495768 A CN202010495768 A CN 202010495768A CN 113764507 B CN113764507 B CN 113764507B
- Authority
- CN
- China
- Prior art keywords
- region
- semiconductor substrate
- well region
- drift region
- isolation layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 158
- 238000000034 method Methods 0.000 title claims abstract description 50
- 238000002955 isolation Methods 0.000 claims abstract description 120
- 239000000758 substrate Substances 0.000 claims abstract description 102
- 150000002500 ions Chemical class 0.000 claims description 19
- 230000008569 process Effects 0.000 claims description 18
- 230000003647 oxidation Effects 0.000 claims description 12
- 238000007254 oxidation reaction Methods 0.000 claims description 12
- 239000002019 doping agent Substances 0.000 claims description 11
- 238000005468 ion implantation Methods 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 claims description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 18
- 239000000463 material Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 7
- 230000027756 respiratory electron transport chain Effects 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000013508 migration Methods 0.000 description 5
- 230000005012 migration Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000004075 alteration Effects 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本申请提供半导体结构及其形成方法，所述半导体结构包括：半导体衬底，所述半导体衬底包括阱区以及位于所述阱区中的漂移区，所述半导体衬底中还形成有第一隔离结构；栅氧层，位于所述阱区、所述漂移区表面；第二隔离层，位于所述漂移区中且贯穿所述栅氧层。本申请所述的半导体结构，在漂移区中形成有第二隔离层，所述第二隔离层可以提高器件击穿电压；所述第二隔离层在半导体衬底中的深度小于所述第一隔离结构在半导体衬底中的深度，可以提高器件开启时的电阻性能，并且所述第二隔离层在半导体衬底中的深度可以灵活控制；进一步，所述第二隔离层的顶部表面高于所述阱区以及所述漂移区上的栅氧层顶部表面，可以进一步提高器件击穿电压。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着智能设备和物联网的飞速发展，各种各样的类芯片，如存储芯片、图像传感芯片、高性能计算芯片等应运而生，成为当前社会各领域的关注与研究的热点和重点。其中，功率半导体芯片备受市场的青睐。而功率半导体芯片实现其独特的功能应用离不开其中的功率器件。LDMOS(Later Diffusion MOS)是各种功率器件中尤为重要的一种，是各大芯片制造厂商平台的重点开发对象。
然而，常规的LDMOS器件仍然存在器件开启时电阻性能较差的问题，因此，有必要开发一种更可靠、更有效的技术方案。
发明内容
本申请提供一种半导体结构及其形成方法，可以提高器件开启时的电阻性能。
本申请的一个方面提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括阱区以及位于所述阱区中的漂移区，所述半导体衬底中还形成有第一隔离结构，所述第一隔离结构隔离所述阱区与所述半导体衬底的其它区域；在所述漂移区中形成掺杂区，所述掺杂区的掺杂离子浓度大于所述阱区和漂移区的掺杂离子浓度，氧化所述掺杂区形成第二隔离层。
在本申请的一些实施例中，所述半导体结构的形成方法还包括：在所述阱区、所述漂移区表面形成栅氧层。
在本申请的一些实施例中，在所述阱区、所述漂移区表面形成栅氧层的工艺为热氧化工艺。
在本申请的一些实施例中，所述热氧化工艺的氧化温度为900摄氏度至1200摄氏度。
在本申请的一些实施例中，所述第二隔离层的顶部表面高于所述阱区以及所述漂移区上的栅氧层顶部表面。
在本申请的一些实施例中，所述第二隔离层的顶部表面与所述阱区以及所述漂移区上的栅氧层顶部表面的高度差为30埃至50埃。
在本申请的一些实施例中，所述漂移区的掺杂离子浓度为1E12/Cm2至1E13/cm2，所述阱区的掺杂离子浓度为8E12/cm2至1.2E13/cm2，所述掺杂区的掺杂离子浓度为1E14/cm2至1E15/cm2。
在本申请的一些实施例中，所述漂移区的掺杂类型与所述阱区的掺杂类型相反，所述掺杂区的掺杂类型与所述漂移区的掺杂类型相同。
在本申请的一些实施例中，所述掺杂区的掺杂类型为N型时，所述掺杂离子包括磷，所述掺杂区的掺杂类型为P型时，所述掺杂离子包括硼。
在本申请的一些实施例中，所述掺杂区的深度为500埃至2000埃。
在本申请的一些实施例中，所述第二隔离层在半导体衬底中的深度小于所述第一隔离结构在半导体衬底中的深度。
本申请的另一个方面还提供一种半导体结构，包括：半导体衬底，所述半导体衬底包括阱区以及位于所述阱区中的漂移区，所述半导体衬底中还形成有第一隔离结构，所述第一隔离结构隔离所述阱区与所述半导体衬底的其它区域；栅氧层，位于所述阱区、所述漂移区表面；第二隔离层，位于所述漂移区中且延伸至所述栅氧层顶面。
在本申请的一些实施例中，所述第二隔离层的顶部表面高于所述阱区以及所述漂移区上的栅氧层顶部表面。
在本申请的一些实施例中，所述第二隔离层的顶部表面与所述阱区以及所述漂移区上的栅氧层顶部表面的高度差为30埃至50埃。
在本申请的一些实施例中，所述漂移区的掺杂类型与所述阱区的掺杂类型相反。
在本申请的一些实施例中，所述第二隔离层在半导体衬底中的深度小于所述第一隔离结构在半导体衬底中的深度。
在本申请的一些实施例中，所述第二隔离层在半导体衬底中的深度为500埃至2000埃。
本申请所述的半导体结构及其形成方法，在漂移区中形成第二隔离层，所述第二隔离层在半导体衬底中的深度小于第一隔离结构在半导体衬底中的深度，可以提高器件开启时的电阻性能，所述第二隔离层的顶部表面高于所述栅氧层的顶部表面，可以提高器件击穿电压。
附图说明
以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。其中：
图1为一种半导体结构的示意图；
图2为另一种半导体结构的示意图；
图3为还一种半导体结构的示意图；
图4至图8为本申请实施例所述的半导体结构的形成方法中各步骤的结构示意图。
具体实施方式
以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。
下面结合实施例和附图对本发明技术方案进行详细说明。
图1为一种半导体结构的示意图。所述半导体结构包括：半导体衬底100，所述半导体衬底100包括阱区101和位于所述阱区101中的漂移区102；第一隔离结构110，位于所述半导体衬底100中，用于隔离所述阱区101与半导体衬底100中的其他区域；栅氧层120，位于所述半导体衬底100上；栅极130，位于所述栅氧层120上；源极140和漏极150，分别位于所述栅极130两侧的半导体衬底100中。
所述半导体结构还包括第二隔离结构111，位于所述半导体衬底100中，用于隔离源极140和栅极130，增加源极140和栅极130之间的电子迁移路径，从而提高器件击穿电压。然而，由于所述第二隔离结构111与所述第一隔离结构110是同步形成的，所述第二隔离结构111的深度只能与所述第一隔离结构110相同不能随机调节，且所述第二隔离结构111的深度太大，导致所述电子迁移路径太长，电阻太高，降低了器件开启时的电阻性能。
图2为另一种半导体结构的示意图。所述半导体结构包括：半导体衬底200，所述半导体衬底200包括阱区201和位于所述阱区201中的漂移区202；隔离结构210，位于所述半导体衬底200中，用于隔离所述阱区201与半导体衬底200中的其他区域；栅氧层220，位于所述半导体衬底200上；栅极230，位于所述栅氧层220上；源极240和漏极250，分别位于所述栅极230两侧的半导体衬底200中。
其中，位于所述栅极230下表面的部分栅氧层220的厚度大于其余部分的栅氧层220厚度，可以增加所述半导体结构的击穿电压。然而，这种半导体结构的形成工艺复杂，且难度较高。
图3为还一种半导体结构的示意图。所述半导体结构包括：半导体衬底300，所述半导体衬底300包括阱区301和位于所述阱区301中的漂移区302；隔离结构310，位于所述半导体衬底300中，用于隔离所述阱区301与半导体衬底300中的其他区域；栅氧层320，位于所述半导体衬底300上；栅极330，位于所述栅氧层320上；源极340和漏极350，分别位于所述栅极330两侧的半导体衬底300中。
所述半导体结构还包括电连接结构360，所述电连接结构360贯穿所述栅极330和源极340之间的栅氧层320。所述电连接结构360可以连接电源，在所述电连接结构360下方的半导体衬底300中形成电场，增加源极340和栅极330之间的电子迁移路径，从而提高器件击穿电压。然而，这种半导体结构的形成工艺较复杂，且所述电场的场强大小以及电场区域大小难以控制。
针对上述半导体结构中的各种问题，本申请提供一种半导体结构，在漂移区中形成第二隔离层，所述第二隔离层在半导体衬底中的深度小于第一隔离结构在半导体衬底中的深度，可以提高器件开启时的电阻性能；所述第二隔离层的顶部表面高于所述栅氧层的顶部表面，可以提高器件击穿电压；所述第二隔离层在半导体衬底中的深度可以控制。所述半导体结构的形成工艺相对来说也不复杂。
图4至图8为本申请实施例所述的半导体结构的形成方法中各步骤的结构示意图。
本申请的实施例提供一种半导体结构的形成方法，包括：参考图4，提供半导体衬底400，所述半导体衬底400包括阱区401以及位于所述阱区401中的漂移区402，所述半导体衬底400中还形成有第一隔离结构410，所述第一隔离结构410隔离所述阱区与所述半导体衬底的其它区域；参考图5，在所述漂移区402中形成掺杂区403，所述掺杂区403的掺杂离子浓度大于所述阱区401和漂移区402的掺杂离子浓度；参考图6，在所述阱区401、所述漂移区402表面形成栅氧层420，同时氧化所述掺杂区403形成第二隔离层421；参考图7，在所述栅氧层420和所述第二隔离层421上形成栅极430。
参考图4，提供半导体衬底400，所述半导体衬底400包括阱区401，所述阱区401中形成有漂移区402，所述半导体衬底400中还形成有第一隔离结构410，所述第一隔离结构隔离所述阱区与所述半导体衬底的其它区域。
在本申请的一些实施例中所述半导体衬底400的材料可以为硅(Si)、锗(Ge)、绝缘体上硅(SOI)或绝缘体上锗(GOI)等。所述半导体衬底400还可以是生长有外延层的结构。
所述阱区401可以为在所述半导体衬底400中进行掺杂形成。在本申请的一些实施例中，所述阱区401可以为P型阱区，所述P型阱区可以为在所述半导体衬底400中进行P型掺杂形成。在本申请的另一些实施例中，所述阱区401可以为N型阱区，所述N型阱区可以为在所述半导体衬底400中进行N型掺杂形成。在本申请的一些实施例中，所述阱区的掺杂离子浓度为8E12/cm2至1.2E13/cm2。
所述漂移区402可以为在所述阱区401中进行掺杂形成。所述漂移区402的掺杂类型与所述阱区401的掺杂类型相反。在本申请的一些实施例中，所述漂移区的掺杂离子浓度为1E12/cm2至1E13/cm2。
所述第一隔离结构410可以由在沟槽中填充包括氧化硅或氮氧化硅的绝缘材料而形成。
参考图5，在所述漂移区402中形成掺杂区403，所述掺杂区403的掺杂离子浓度大于所述阱区401和漂移区402的掺杂离子浓度。所述掺杂区403的掺杂类型与所述漂移区402的掺杂类型相同。
在本申请的一些实施例中，在所述漂移区402中形成掺杂区403的方法包括离子注入工艺。
在本申请的一些实施例中，所述掺杂区的掺杂离子浓度为1E14/cm2至1E15/cm2。
在本申请的一些实施例中，所述掺杂区403的掺杂类型为N型时，所述掺杂离子包括磷，所述掺杂区403的掺杂类型为P型时，所述掺杂离子包括硼。
在本申请的一些实施例中，所述掺杂区403的深度为500埃至2000埃，例如为500埃、1000埃、1500埃或2000埃等。所述掺杂区403的深度不能太小，否则后续形成的第二隔离层深度太浅，提高所述电子迁移路径从而提高器件击穿电压的效果会较差；所述掺杂区403的深度不能太大，否则所述电子迁移路径太长，会导致电阻太高，降低了器件开启时的电阻性能。
参考图6，在所述阱区401、所述漂移区402表面形成栅氧层420，同时氧化所述掺杂区403形成第二隔离层421。由于所述掺杂区403的掺杂离子浓度大于所述阱区401和所述漂移区402的掺杂离子浓度，因此所述掺杂区403的氧化速率更快，可以将所述掺杂区403氧化成为第二隔离层421，并且所述第二隔离层421的顶部表面高于所述阱区401以及所述漂移区402上的栅氧层420顶部表面。
在本申请的一些实施例中，在所述阱区401、所述漂移区402表面形成栅氧层420的工艺为热氧化工艺。
在本申请的一些实施例中，所述热氧化工艺包括：将所述半导体衬底设置于反应腔中；向所述反应腔中通入氧气，所述氧气与所述半导体衬底表面的半导体材料反应生产氧化物。
在本申请的一些实施例中，所述热氧化工艺的氧化温度为900摄氏度至1200摄氏度。可以通过控制氧化时间来控制所述栅氧层420的厚度，以及所述第二隔离层421的厚度。
在本申请的一些实施例中，所述栅氧层420的材料包括氧化硅。在本申请的一些实施例中，所述第二隔离层421的材料包括氧化硅。
在本申请的一些实施例中所述第二隔离层421的顶部表面与所述阱区401以及所述漂移区402上的栅氧层顶部表面的高度差为30埃至50埃。
在本申请的一些实施例中，所述第二隔离层421在半导体衬底400中的深度小于所述第一隔离结构410在半导体衬底中的深度。
在本申请的一些实施例中，所述第二隔离层421在半导体衬底400中的深度为500埃至2000埃，例如为500埃、1000埃、1500埃或2000埃等。所述第二隔离层421在半导体衬底400中的深度不能太小，否则提高所述电子迁移路径从而提高器件击穿电压的效果会较差；所述第二隔离层421在半导体衬底400中的深度不能太大，否则所述电子迁移路径太长，会导致电阻太高，降低了器件开启时的电阻性能。
所述第二隔离层421可以隔离源极和栅极，增加源极和栅极之间的电子迁移路径，从而提高器件击穿电压；所述第二隔离层421在半导体衬底400中的深度小于所述第一隔离结构410在半导体衬底中的深度，可以提高器件开启时的电阻性能，并且所述第二隔离层421在半导体衬底400中的深度可以灵活控制；进一步，所述第二隔离层421的顶部表面高于所述阱区401以及所述漂移区402上的栅氧层420顶部表面，可以提高器件击穿电压。
参考图7，在所述栅氧层420和所述第二隔离层421上形成栅极430。
在本申请的一些实施例中在所述栅氧层420上形成栅极430的方法包括：在所述栅氧层420和所述第二隔离层421上形成栅极材料层；刻蚀所述栅极材料层形成所述栅极430。
在本申请的一些实施例中，在所述栅氧层420和所述第二隔离层421上形成栅极材料层的方法包括化学气相沉积工艺或物理气相沉积工艺。
在本申请的一些实施例中，刻蚀所述栅极材料层形成所述栅极430包括湿法刻蚀或干法刻蚀。
在本申请的一些实施例中，所述栅极430的材料包括金属或多晶硅等。
在本申请的一些实施例中，所述半导体结构的形成方法还包括：在所述栅极430侧壁形成侧墙(图中未示出)。
参考图8，在所述栅极430两侧的半导体衬底400中形成源极440和漏极450。
在本申请的一些实施例中，在所述栅极430两侧的半导体衬底400中形成源极440和漏极450的方法包括离子注入工艺。
在本申请的另一些实施例中，还可以在所述漏极450和栅极430之间形成与所述第二隔离层421功能相同的第三隔离层。所述第三隔离层在所述漏极450和栅极430之间的作用与所述第二隔离层421在所述源极440和栅极430之间的作用相同。形成所述第三隔离层的方法可以与形成所述第二隔离层421的方法相同，在此不做赘述。
本申请所述的半导体结构的形成方法，利用掺杂离子浓度对氧化速率的影响，在漂移区中形成掺杂区，再将所述掺杂区氧化成为第二隔离层，所述第二隔离层可以隔离源极和栅极，增加源极和栅极之间的电子迁移路径，从而提高器件击穿电压；所述第二隔离层在半导体衬底中的深度小于所述第一隔离结构在半导体衬底中的深度，可以提高器件开启时的电阻性能，并且所述第二隔离层在半导体衬底中的深度可以灵活控制；进一步，所述第二隔离层的顶部表面高于所述阱区以及所述漂移区上的栅氧层顶部表面，可以进一步提高器件击穿电压；并且相对于常规半导体结构的形成方法，只需要增加一次离子注入工艺，所述半导体结构的形成方法相对并不复杂。
本申请的实施例还提供一种半导体结构，参考图8，所述半导体结构包括：半导体衬底400，所述半导体衬底400包括阱区401以及位于所述阱区401中的漂移区402，所述半导体衬底400中还形成有第一隔离结构410，所述第一隔离结构隔离所述阱区与所述半导体衬底的其它区域；栅氧层420，位于所述阱区401、所述漂移区402表面；第二隔离层421，位于所述漂移区402中且延伸至所述栅氧层420顶面；栅极430，位于所述栅氧层420上。
参考图8，所述半导体衬底400包括阱区401，所述阱区401中形成有漂移区402。在本申请的一些实施例中，所述半导体衬底400中还包括第一隔离结构410，所述第一隔离结构410隔离所述阱区401与所述半导体衬底400的其它区域。
在本申请的一些实施例中，所述半导体衬底400的材料可以为硅(Si)、锗(Ge)、绝缘体上硅(SOI)或绝缘体上锗(GOI)等。所述半导体衬底400还可以是生长有外延层的结构。
在本申请的一些实施例中，所述阱区401可以为P型阱区。在本申请的另一些实施例中，所述阱区401可以为N型阱区。在本申请的一些实施例中，所述阱区的掺杂离子浓度为8E12/cm2至1.2E13/cm2。
所述漂移区402的掺杂类型与所述阱区401的掺杂类型相反。在本申请的一些实施例中，所述漂移区的掺杂离子浓度为1E12/cm2至1E13/cm2。
所述第一隔离结构410的材料包括氧化硅或氮氧化硅等绝缘材料。
继续参考图8，在所述阱区401、所述漂移区402表面形成有栅氧层420。
在本申请的一些实施例中，所述栅氧层420的材料包括氧化硅。
继续参考图8，在所述漂移区402中形成有第二隔离层421，所述第二隔离层421延伸至所述栅氧层420顶面。所述第二隔离层421的顶部表面高于所述阱区401以及所述漂移区402上的栅氧层420顶部表面。
在本申请的一些实施例中，所述第二隔离层421的材料包括氧化硅。
在本申请的一些实施例中，所述第二隔离层421的顶部表面与所述阱区401以及所述漂移区402上的栅氧层顶部表面的高度差为30埃至50埃。
在本申请的一些实施例中，所述第二隔离层421在半导体衬底400中的深度小于所述第一隔离结构410在半导体衬底中的深度。
在本申请的一些实施例中，所述第二隔离层421在半导体衬底400中的深度为500埃至2000埃，例如为500埃、1000埃、1500埃或2000埃等。所述第二隔离层421在半导体衬底400中的深度不能太小，否则提高所述电子迁移路径从而提高器件击穿电压的效果会较差；所述第二隔离层421在半导体衬底400中的深度不能太大，否则所述电子迁移路径太长，会导致电阻太高，降低了器件开启时的电阻性能。
所述第二隔离层421可以隔离源极和栅极，增加源极和栅极之间的电子迁移路径，从而提高器件击穿电压；所述第二隔离层421在半导体衬底400中的深度小于所述第一隔离结构410在半导体衬底中的深度，可以提高器件开启时的电阻性能，并且所述第二隔离层421在半导体衬底400中的深度可以灵活控制；进一步，所述第二隔离层421的顶部表面高于所述阱区401以及所述漂移区402上的栅氧层420顶部表面，可以提高器件击穿电压。
继续参考图8，在所述栅氧层420和所述第二隔离层上形成有栅极430。
在本申请的一些实施例中，所述栅极430的材料包括金属或多晶硅等。
在本申请的一些实施例中，所述半导体结构还包括：位于所述栅极430侧壁的侧墙(图中未示出)。
继续参考图8，在所述栅极430两侧的半导体衬底400中形成有源极440和漏极450。
在本申请的另一些实施例中，在所述漏极450和栅极430之间也形成有与所述第二隔离层421功能相同的第三隔离层。所述第三隔离层在所述漏极450和栅极430之间的作用与所述第二隔离层421在所述源极440和栅极430之间的作用相同。所述第三隔离层的结构可以与所述第二隔离层421的结构相同，在此不做赘述。
本申请所述的半导体结构，在漂移区中形成有第二隔离层，所述第二隔离层可以隔离源极和栅极，增加源极和栅极之间的电子迁移路径，从而提高器件击穿电压；所述第二隔离层在半导体衬底中的深度小于所述第一隔离结构在半导体衬底中的深度，可以提高器件开启时的电阻性能，并且所述第二隔离层在半导体衬底中的深度可以灵活控制；进一步，所述第二隔离层的顶部表面高于所述阱区以及所述漂移区上的栅氧层顶部表面，可以进一步提高器件击穿电压。
综上所述，在阅读本申请内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本申请的示例性实施例的精神和范围内。
应当理解，本实施例使用的术语″和/或″包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作″连接″或″耦接″至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件”上″时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语″直接地″表示没有中间元件。还应当理解，术语″包含″、″包含着″、″包括″或者″包括着″，在本申请文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本申请的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。
此外，本申请说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。
Claims (15)
1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括阱区以及位于所述阱区中的漂移区，所述半导体衬底中还形成有第一隔离结构，所述第一隔离结构隔离所述阱区与所述半导体衬底的其它区域；
在所述漂移区中形成掺杂区，所述掺杂区的掺杂离子浓度大于所述阱区和漂移区的掺杂离子浓度，氧化所述掺杂区形成第二隔离层，所述第二隔离层在半导体衬底中的深度小于所述第一隔离结构在半导体衬底中的深度。
2.如权利要求1所述半导体结构的形成方法，其特征在于，还包括：在所述阱区、所述漂移区表面形成栅氧层。
3.如权利要求2所述半导体结构的形成方法，其特征在于，在所述阱区、所述漂移区表面形成栅氧层的工艺为热氧化工艺。
4.如权利要求3所述半导体结构的形成方法，其特征在于，所述热氧化工艺的氧化温度为900摄氏度至1200摄氏度。
5.如权利要求1所述半导体结构的形成方法，其特征在于，其中，所述第二隔离层的顶部表面高于所述阱区以及所述漂移区上的栅氧层顶部表面。
6.如权利要求5所述半导体结构的形成方法，其特征在于，所述第二隔离层的顶部表面与所述阱区以及所述漂移区上的栅氧层顶部表面的高度差为30埃至50埃。
7.如权利要求1所述半导体结构的形成方法，其特征在于，所述漂移区的离子注入剂量为1E12/cm2至1E13/cm2，所述阱区的离子注入剂量为8E12/cm2至1.2E13/cm2，所述掺杂区的离子注入剂量为1E14/cm2至1E15/cm2。
8.如权利要求1所述半导体结构的形成方法，其特征在于，所述漂移区的掺杂类型与所述阱区的掺杂类型相反，所述掺杂区的掺杂类型与所述漂移区的掺杂类型相同。
9.如权利要求1所述半导体结构的形成方法，其特征在于，所述掺杂区的掺杂类型为N型时，所述掺杂离子包括磷，所述掺杂区的掺杂类型为P型时，所述掺杂离子包括硼。
10.如权利要求1所述半导体结构的形成方法，其特征在于，所述掺杂区的深度为500埃至2000埃。
11.一种半导体结构，其特征在于，包括：
半导体衬底，所述半导体衬底包括阱区以及位于所述阱区中的漂移区，所述半导体衬底中还形成有第一隔离结构，所述第一隔离结构隔离所述阱区与所述半导体衬底的其它区域；
栅氧层，位于所述阱区、所述漂移区表面；
第二隔离层，位于所述漂移区中且延伸至所述栅氧层顶面，所述第二隔离层在半导体衬底中的深度小于所述第一隔离结构在半导体衬底中的深度。
12.如权利要求11所述半导体结构，其特征在于，其中，所述第二隔离层的顶部表面高于所述阱区以及所述漂移区上的栅氧层顶部表面。
13.如权利要求12所述半导体结构，其特征在于，所述第二隔离层的顶部表面与所述阱区以及所述漂移区上的栅氧层顶部表面的高度差为30埃至50埃。
14.如权利要求11所述半导体结构，其特征在于，所述漂移区的掺杂类型与所述阱区的掺杂类型相反。
15.如权利要求11所述半导体结构，其特征在于，所述第二隔离层在半导体衬底中的深度为500埃至2000埃。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010495768.6A CN113764507B (zh) | 2020-06-03 | 2020-06-03 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010495768.6A CN113764507B (zh) | 2020-06-03 | 2020-06-03 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113764507A CN113764507A (zh) | 2021-12-07 |
| CN113764507B true CN113764507B (zh) | 2023-11-24 |
Family
ID=78783343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010495768.6A Active CN113764507B (zh) | 2020-06-03 | 2020-06-03 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113764507B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1862788A (zh) * | 2005-05-11 | 2006-11-15 | 海力士半导体有限公司 | 半导体器件中的隔离薄膜及其形成方法 |
| CN102130168A (zh) * | 2010-01-20 | 2011-07-20 | 上海华虹Nec电子有限公司 | 隔离型ldnmos器件及其制造方法 |
| CN208637424U (zh) * | 2017-08-04 | 2019-03-22 | 半导体元件工业有限责任公司 | 用于具有自偏置掩埋层的半导体器件的隔离结构 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8921972B2 (en) * | 2013-05-16 | 2014-12-30 | United Microelectronics Corp. | High voltage metal-oxide-semiconductor transistor device |
-
2020
- 2020-06-03 CN CN202010495768.6A patent/CN113764507B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1862788A (zh) * | 2005-05-11 | 2006-11-15 | 海力士半导体有限公司 | 半导体器件中的隔离薄膜及其形成方法 |
| CN102130168A (zh) * | 2010-01-20 | 2011-07-20 | 上海华虹Nec电子有限公司 | 隔离型ldnmos器件及其制造方法 |
| CN208637424U (zh) * | 2017-08-04 | 2019-03-22 | 半导体元件工业有限责任公司 | 用于具有自偏置掩埋层的半导体器件的隔离结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113764507A (zh) | 2021-12-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI441336B (zh) | 帶有減小的擊穿電壓的金屬氧化物半導體場效應管裝置 | |
| JP3954541B2 (ja) | 半導体装置及びその製造方法 | |
| US6426279B1 (en) | Epitaxial delta doping for retrograde channel profile | |
| US11342187B2 (en) | Method for producing a superjunction device | |
| TW200302575A (en) | High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching and diffusion from regions of oppositely doped polysilicon | |
| JP2001345444A (ja) | 半導体装置とその製造方法 | |
| JP2004064063A (ja) | 高電圧縦型ｄｍｏｓトランジスタ及びその製造方法 | |
| CN109216470B (zh) | 半导体结构及其形成方法 | |
| JP2016536781A (ja) | インテグレートされたパワー技術における垂直トレンチｍｏｓｆｅｔデバイス | |
| US8492221B2 (en) | Method for fabricating power semiconductor device with super junction structure | |
| US6229179B1 (en) | Intelligent power integrated circuit | |
| US6228750B1 (en) | Method of doping a semiconductor surface | |
| JPH0834313B2 (ja) | 半導体装置及びその製造方法 | |
| JP4514023B2 (ja) | ソース／ドレイン拡張部からドーパントが外方拡散しないようにするための、シリコン酸化物ライナーのイオン注入 | |
| JP5939846B2 (ja) | 半導体装置の製造方法 | |
| CN113764507B (zh) | 半导体结构及其形成方法 | |
| JP5809877B2 (ja) | トレンチゲート型パワー半導体装置の製造方法 | |
| JP5446388B2 (ja) | 集積化半導体装置の製造方法 | |
| US9484443B2 (en) | Semiconductor device | |
| JP5135920B2 (ja) | 半導体装置の製造方法 | |
| TW201225293A (en) | Semiconductor device and method of manufacturing the semiconductor device | |
| JP5743246B2 (ja) | 半導体装置及び関連する製造方法 | |
| JP2007173878A (ja) | 半導体装置 | |
| EP3998638A1 (en) | Laterally diffused metal oxide semiconductor device and manufacturing method therefor | |
| CN107808827B (zh) | 沟槽式功率半导体元件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |