CN1862788A - 半导体器件中的隔离薄膜及其形成方法 - Google Patents

半导体器件中的隔离薄膜及其形成方法 Download PDF

Info

Publication number
CN1862788A
CN1862788A CNA2005101362265A CN200510136226A CN1862788A CN 1862788 A CN1862788 A CN 1862788A CN A2005101362265 A CNA2005101362265 A CN A2005101362265A CN 200510136226 A CN200510136226 A CN 200510136226A CN 1862788 A CN1862788 A CN 1862788A
Authority
CN
China
Prior art keywords
depth
area
region
unit area
ion implantation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005101362265A
Other languages
English (en)
Other versions
CN100452361C (zh
Inventor
朴成基
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN1862788A publication Critical patent/CN1862788A/zh
Application granted granted Critical
Publication of CN100452361C publication Critical patent/CN100452361C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明涉及一种在半导体器件中的隔离薄膜及其形成方法。隔离薄膜形成于一周边区域的一掺杂区域中，其中该掺杂区域与一单元区域的一深阱区被隔离开来，以及该隔离薄膜比在该单元区域的一隔离薄膜要厚些，以便不会产生一寄生晶体管(Parasitic transistor)及可防止一漏电流。

Description

半导体器件中的隔离薄膜及其形成方法
技术领域
本发明涉及一种制造半导体器件的方法，尤其涉及一种在半导体器件中的隔离薄膜及其形成方法。
背景技术
通常，当一NAND闪存装置的尺寸缩小时，要求在形成隔离薄膜的工艺中一单元区域中的隔离薄膜的深度与周边区域中的隔离薄膜的深度是不同的。
首先，由于半导体衬底的位错而会产生大量的阱区泄漏。由于在用以形成一具有一双深度的隔离薄膜的蚀刻工艺中所产生的损害或热预算的短缺所产生的损害而会在阱区结构中形成洞孔。因此，如果将一电压施加至该结构，则会形成一可能降低该电压的泄漏路径。
有鉴于NAND闪存的特性，将在一单元阵列内的字线连接至一x-译码器。如果将一高偏压施加至这些字线，则会在一具有一双深度的隔离薄膜的边界部分上形成一寄生晶体管。此会降低该内存操作的性能。
因此，因为在一单元区域与一周边区域的边界部分上形成一具有一双深度的隔离薄膜，所以需要有能解决上述所产生的问题的技术。
发明内容
因此，有鉴于上述问题而提出本发明，且本发明的一目的在于提供一种在半导体器件中的隔离薄膜及其制造方法，其中可解决因在一单元区域与一周边区域的边界部分上所形成的一双深度(dual depth)的隔离薄膜而产生的问题。
为了达成上述目的，依据本发明的一方面，提供一种在半导体器件中形成一隔离薄膜的方法，该方法包括下列步骤：提供一半导体衬底，在该半导体衬底中界定有一单元区域、一周边区域及该单元区域与该周边区域的一边界区域；实施一第一离子注入工艺，以形成一在该单元区域的一预定区域中的深阱区及一在该边界区域的一预定区域中的第一掺杂区域；实施一第二离子注入工艺，以形成一在该单元区域的深阱区中的比该深阱区浅的阱区及一在该第一掺杂区域中的第二掺杂区域，藉此在该边界区域中界定一具有该第一掺区域及该第二掺杂区的掺杂区；在该单元区域及该周边区域的预定区域上实施一图案化工艺，以形成一具有一第一深度的第一沟槽；实施一图案化工艺，以暴露形成有该第一沟槽的周边区域的一预定区域，及只在该周边区域中形成一具有一比该第一深度深的第二深度的第二沟槽；以及只在这些所得沟槽中形成一用于沟槽掩埋的绝缘薄膜，藉此形成一在该单元区域中的具有一第一深度的隔离薄膜、一在该周边区域中的具有一第二深度的隔离薄膜及一在该边界区域中的具有一双深度的隔离薄膜，该双深度的隔离薄膜同时具有该第一深度的隔离薄膜及该第二深度的隔离薄膜。
该方法可进一步包括在完成该第一离子注入工艺后，实施一离子注入工艺，以暴露该深阱区的一预定区域及该周边区域的一预定区域的步骤，因此形成一在该深阱区内的一相邻于该浅阱区的区域中的阱区及一在该周边区域中的阱区。
该方法可进一步包括在完成该第二沟槽形成工艺之后，实施一离子注入工艺，以暴露相邻于该掺杂区域的单元区域及周边区域，藉此分别在相邻于该掺杂区域的单元区域及周边区域中形成一场停止阱(field stop well)。
该掺杂区域可与在该单元区域及该周边区域中所形成的阱区分离。
可以以N型离子实施该第一离子注入工艺或该第二离子注入工艺。
藉由该第一离子注入工艺或该第二离子注入工艺所形成的掺杂区域可以只使用N型离子来形成。
依据本发明的另一方面，提供一种在半导体器件中形成一隔离薄膜的方法，该方法包括下列步骤：提供一半导体衬底，在该半导体衬底中界定有一单元区域、一周边区域及该单元区域与该周边区域的一边界区域；实施一第一离子注入工艺，以暴露该单元区域及该单元区域与该周边区域的边界区域的预定区域，藉此形成一在该单元区域中的第一阱区及一在该边界区域中的第一掺杂区域；在该第一离子注入工艺的实施所得结构上，实施一第二离子注入工艺，以暴露该单元区域及该周边区域的预定区域，藉此形成一在形成有该第一阱区的单元区域中的第二阱区及一在该周边区域中的第三阱区；在该第二离子注入工艺的实施所得结构上，实施一第三离子注入工艺，以暴露在该单元区域中的除了形成有该第二阱区的区域以外的区域及该第一掺杂区域，藉此形成一在一相邻于该第二阱区的区域中的第四阱区及一在该第一掺杂区域中的第二掺杂区域，藉此在该边界区域上界定该掺杂区域；在该第三离子注入工艺的实施所得结构上，对该单元区域及该周边区域的预定区域实施一图案化工艺，藉此形成一具有一第一深度的沟槽；在形成该第一沟槽的所得结构上，实施一图案化工艺，以暴露该周边区域的一预定区域，藉此只在该周边区域中形成一具有比该第一深度深的一第二深度的第二沟槽；在形成该第二沟槽的所得结构中，实施一第四离子注入工艺，以暴露相邻于在该边界部分上所形成的掺杂区域的单元区域及周边区域，藉此在相邻于该掺杂区域的单元区域及周边区域中形成场停止阱；以及只在该所得结构的第一及第二沟槽内形成一用于沟槽掩埋的绝缘薄膜，藉此形成一在该单元区域中的具有一第一深度的隔离薄膜、一在该周边区域中的具有一第二深度的隔离薄膜及一在该边界区域中的具有一双深度的隔离薄膜，该双深度的隔离薄膜同时具有该第一深度的隔离薄膜及该第二深度的隔离薄膜。
在该第二离子注入工艺中所形成的区域最好具有一比在该第一离子注入工艺中所形成的区域浅的深度。
在该第二离子注入工艺中所形成的区域最好具有一相似于在该第一离子注入工艺中所形成的区域的深度。
该掺杂区域可与在该单元区域及该周边区域中所形成的阱区分离。
可以以N型离子实施该第一离子注入工艺或该第三离子注入工艺。
可以以P型离子实施该第二离子注入工艺。
可以只使用N型离子来形成藉由该第一离子注入工艺或该第三离子注入工艺所形成的掺杂区域。
依据本发明的又一方面，提供一种在半导体器件中的隔离薄膜，其包括：一半导体衬底，在该半导体衬底中界定有一单元区域、一周边区域及该单元区域与该周边区域的一边界区域，而该单元区域形成有一预定阱区；一形成于该单元区域中的具有一第一深度的隔离薄膜；一形成于该周边区域中及具有一比该隔离薄膜的第一深度浅的第二深度的隔离薄膜；一形成于该边界区域中的具有一双深度的隔离薄膜，该双深度同时具有该形成于该边界区域中的隔离薄膜的第一深度及该隔离薄膜的第二深度；以及一与该单元区域的阱区分离且使该边界区域的半导体衬底注入相同离子的掺杂区域，其中具有不同深度的两层阱区形成于该掺杂区域中。
该隔离薄膜可进一步包括一在该单元区域的阱区与该掺杂区域间所提供的场停止阱。
可以以相同于相邻该掺杂区域的该单元区域的阱区的离子来注入该掺杂区域。
附图说明
图1至图7用以说明依据本发明的一优选实施例的一种在一半导体器件中形成一隔离薄膜的方法的剖面图。
主要元件符号说明
10半导体衬底
12屏蔽氧化薄膜
14a 深N阱区
14b 第一掺杂区域
16a P阱区
16b P阱区
18a N阱区
18b 第二掺杂区域
20垫氮化薄膜
22场停止阱
24隔离薄膜
24a 隔离薄膜
24b 隔离薄膜
A单元区域
B周边区域
C区域
D掺杂区域
PR 光致抗蚀剂图案
T1 第一沟槽
T2 第二沟槽
具体实施方式
现在，将配合附图说明来描述依据本发明的优选实施例。因为提供优选实施例的目的在于能使本领域的普通技术人员了解本发明，所以可以以不同方式来修改这些优选实施例且稍后所述的优选实施例并非用以限定本发明的范围。同时，在描述一薄膜在另一薄膜或一半导体衬底"上"的情况中，该薄膜可以直接接触该另一膜薄或该半导体衬底。或者，可以将一第三薄膜插入该薄膜与该另一薄膜或该半导体衬底之间。再者，在该附图中，为了方便说明及清楚起见，相同元件符号用以指代相同或相似部件。
图1至图7是用以说明依据本发明的一优选实施例的一种在一半导体器件中形成一隔离薄膜的方法的剖面图。
参考图1，在该半导体衬底10的整个表面上形成一屏蔽氧化薄膜(screenoxide film)12，在该半导体衬底10中界定有一单元区域A、一周边区域B及一在该单元区域与该周边区域间的边界区域上的区域C，其中将形成一具有一双深度的隔离薄膜。
该屏蔽氧化薄膜12形成具有约80的厚度。形成该屏蔽氧化薄膜12用以防止藉由一垫氮化薄膜而施加至该半导体衬底10的应力，其中该垫氮化薄膜是在实施一用以界定该隔离薄膜的工艺时所形成的。再者，形成该屏蔽氧化薄膜12用以防止在一用以形成一阱区等的离子注入工艺中所产生的沟道现象(channeling phenomenon)。
在形成有该屏蔽氧化薄膜12的整个表面上形成一用以界定一深N阱区的光致抗蚀剂图案(未显示)，以便暴露该单元区域A及该区域C，其中将在该区域C中形成一具有一双深度的隔离薄膜。实施一使用该图案做为一用于离子注入的掩模的离子注入工艺，以形成一在该单元区域A中的深N阱区14a及一在该区域C中的第一掺杂区域14b，其中将在该区域C中形成一具有一双深度的隔离薄膜。
用以形成该深N阱区14a及该第一掺杂区域14b的离子注入工艺在具有约1.2至2Mev的能量且使用磷(P)离子的工艺条件下实施。
之后，其中将形成一具有一双深度的隔离薄膜的掺杂区域(图6的″D″)在该单元区域A中形成该深度N阱区14的工艺的同时形成，然而该掺杂区域与该单元区域A的深N阱区14a分离。将形成一具有一双深度的隔离薄膜的掺杂区域(图6的″D″)与该单元区域A的深N阱区14a分离的原因是要防止因在一单元操作时所施加的高偏压而造成在一将形成一具有一双深度的隔离薄膜的区域中形成一寄生晶体管。
参考图2，在形成有该深N阱区14a及该第一掺杂区域14b的整个表面上形成一用以界定一P阱区的光致抗蚀剂图案(未显示)，以便暴露该单元区域A及周边区域B的部分。实施一使用该图案以做为一用于离子注入的掩模的离子注入工艺，以在该单元区域A及该周边区域B中分别形成P阱区16a及16b。
在用以形成P阱区16a及16b的离子注入工艺中，注入硼离子，然而并未将离子注入该区域C，其中在该区域C中将形成一具有一双深度的隔离薄膜。
参考图3，形成一用以界定一N阱区的光致抗蚀剂图案(未显示)，以暴露该单元区域A的除了该P阱区16a以外的区域及暴露该第一掺杂区域14b。实施一使用该图案以作为一用于离子注入的掩模的离子注入工艺，以形成在该单元区域A中的N阱区18a及一在该区域C中的第二掺杂区域18b，其中在该区域C中将形成一具有一双深度的隔离薄膜。
将该第一掺杂区域14b及该第二掺杂区域18b界定成一掺杂区域D。
在此情况中，藉由注入磷(P)离子或砷(As)离子来实施用以形成该N阱区18a及该第二掺杂区域18b的离子注入工艺。
在此时，该离子注入工艺在具有低于用以形成该深N阱区14a的离子注入工艺的能量的工艺状态下实施。这是因为该第二掺杂区域18b的深度比该第一掺杂区域14b的深度浅。
参考图4，在该整个表面上形成一垫氮化薄膜20，以及在该垫氮化薄膜20的一预定区域上形成一用以界定一隔离薄膜的光致抗蚀剂图案(未显示)。对该垫氮化薄膜20、该屏蔽氧化薄膜12及该半导体衬底的一预定深度实施一使用该光致抗蚀剂图案做为一蚀刻掩模的蚀刻工艺，藉此形成一第一沟槽T1。
在此情况中，在该周边区域B中所要形成的隔离薄膜的厚度比在该单元区域A中所要形成的隔离薄膜的厚度厚。
参考图5，形成一光致抗蚀剂图案PR，以暴露形成有该第一沟槽T1的周边区域B。使用该光致抗蚀剂图案PR、该周边区域B的经图案化的垫氮化薄膜、该屏蔽氧化薄膜及该半导体衬底的一预定深度作为一蚀刻掩模，以蚀刻形成有该第一沟槽T1的周边区域B的半导体衬底10，藉此形成一第二沟槽T2。
在该周边区域B中所形成的第二沟槽T2的厚度t2比在该单元区域A中所形成的第一渠构T1的厚度t1厚。该第一沟槽T1及该第二沟槽T2的边界部分位于该掺杂区域D的中心。
不同厚度的沟槽形成于该掺杂区域中。该掺杂区域形成有一N阱区。这为了防止因在一用以形成一具有一双深度的一隔离薄膜的蚀刻工艺中所产生的损害及热预算的短缺所导致的损害所造成的漏电流。
参考图6，去除该所形成的光致抗蚀剂图案PR，以及形成一用以界定一场停止阱的光致抗蚀剂图案(未显示)，以便暴露未形成有该深N阱区14a、该掺杂区域D、P阱区16a及16b及N阱区18a及18b的半导体衬底。实施一使用该图案做为一用于离子注入的掩模的离子注入工艺，以形成一场停止阱22。
该场停止阱22形成于该隔离薄膜的周围，其需要一20V或更高的阱区击穿电压(以下，称为″BVDSS″)。在本实施例中，在该掺杂区域D的两侧的单元区域及周边区域中分别形成该场停止阱22。在此时，该场停止阱22必须形成于该单元区域A的深N阱区14a与该掺杂区域D之间。
再者，该场停止阱22以远离该深N阱区14a有0.5至3.0μm的方式形成。这是为了确保BVDSS特性。
此外，形成该场停止阱是为了使该掺杂区域D与该单元区域的阱区及该周边区域的阱区隔离。
参考图7，在形成有该场停止阱22的整个表面上形成一用于沟槽掩埋的绝缘薄膜后，实施一抛光工艺(例如：一CMP工艺)，直到暴露该垫氮化薄膜20为止，以形成一在该单元区域中的用于单元区域的隔离薄膜24a及一在该周边区域中的用于周边电路的隔离薄膜24b。
如果实施用以从形成有该隔离薄膜24的整个表面去除该垫氮化膜20的蚀刻工艺，则完成隔离薄膜24a及24b的形成工艺。
在位于该单元区域A与该周边区域B间的界面的掺杂区域D上所形成的隔离薄膜具有一双深度，该双深度同时具有该单元区域的隔离薄膜的深度及该周边区域的隔离薄膜的深度。
再者，该掺杂区域D完全与该单元区域A隔离，其中该掺杂区域D形成有该具有双深度的隔离薄膜。这用以隔离由在一具有双深度的隔离薄膜形成工艺中所产生的位错所造成的漏电流。虽然形成一寄生晶体管，但是因为一N阱区BVDSS较高，所以此也可用以防止一漏电流流经的路径的形成。
依据本发明在该半导体器件中经由一系列工艺所形成的隔离薄膜包括该半导体衬底10，在该半导体衬底10中界定有该单元区域A、该周边区域B及在该单元区域A与该周边区域B间的边界区域C，其中该单元区域A形成有预定阱区14a、16a及18a；该隔离薄膜24a，形成于该单元区域A中且具有一第一深度；该隔离薄薄24b，形成于该周边区域中且具有一比该隔离薄膜14b的第一深度深的第二深度；该隔离薄膜24，形成于该边界区域C中且具有一同时包含有该隔离薄膜24a的第一深度及该隔离薄膜24b的第二深度的双深度；该场停止阱22，与该单元区域的阱区分离，其中将相同离子注入该边界区域的半导体衬底，且该场停止阱22形成于该掺杂区域D、该单元区域的阱区和单元区域之间，该掺杂区域D形成有具不同深度的掺杂区域14b及18b。
如上所述，依据本发明，一掺杂区域与一单元区域的一深N阱区分离。因而，本发明具有可去除缺陷(例如：因在一单元操作时所施加的高偏压而造成在一形成有一具有双深度的隔离薄膜的区域中形成一寄生晶体管)的效果。
再者，依据本发明，在一掺杂区域中形成具不同厚度的沟槽，以及在该掺杂区域中形成一N阱区。因此，本发明具有可防止因在一用以形成一具有双深度的隔离薄膜的蚀刻工艺中所产生的损害及在热预算中所产生的损害所造成的漏电流的效果。
虽然已参考优选实施例进行了上述说明，但是可理解，本领域的普通技术人员在不脱离本发明的精神及范围及权利要求的情况下，可实施对本发明的改变及修改。

Claims (16)

1.一种在半导体器件中形成隔离薄膜的方法，该方法至少包括下列步骤：
提供一半导体衬底，在该半导体衬底中界定有一单元区域、一周边区域及该单元区域与该周边区域的一边界区域；
实施一第一离子注入工艺，以形成一在该单元区域的一预定区域中的深阱区及一在该边界区域的一预定区域中的第一掺杂区域；
实施一第二离子注入工艺，以形成一浅于该单元区域中的深阱区的阱区以及第一掺杂区域中的第二掺杂区域，藉此在该边界区域中界定一具有该第一掺杂区域及该第二掺杂区的掺杂区；
在该单元区域及该周边区域的预定区域上实施一图案化工艺，以形成一具有一第一深度的第一沟槽；
实施一图案化工艺，以暴露其中形成有该第一沟槽的周边区域的一预定区域，及只在该周边区域中形成一具有一比该第一深度深的第二深度的第二沟槽；以及
只在所得结构的沟槽中形成一用于沟槽掩埋的绝缘薄膜，藉此形成一在该单元区域中的具有一第一深度的隔离薄膜、一在该周边区域中的具有一第二深度的隔离薄膜及一在该边界区域中的具有一双深度的隔离薄膜，该双深度的隔离薄膜同时具有该第一深度的隔离薄膜及该第二深度的隔离薄膜。
2.如权利要求1所述的方法，进一步包括当完成该第一离子注入工艺后，实施一离子注入工艺，以暴露该深阱区的一预定区域及该周边区域的一预定区域的步骤，因此形成一在该深阱区内的一相邻于该浅阱区的区域中的阱区及一在该周边区域中用于该周边区域的阱区。
3.如权利要求1所述的方法，进一步包括：当完成该第二沟槽形成工艺之后，实施一离子注入工艺，以暴露相邻于该掺杂区域的单元区域及周边区域的步骤，藉此分别在相邻于该掺杂区域的单元区域及周边区域中形成一场停止阱。
4.如权利要求1或2所述的方法，其中该掺杂区域与在该单元区域及该周边区域中所形成的阱区分离。
5.如权利要求1所述的方法，其中该第一离子注入工艺或该第二离子注入工艺由N型离子注入。
6.如权利要求1所述的方法，其中藉由该第一离子注入工艺或该第二离子注入工艺所形成的掺杂区域仅使用N型离子来形成。
7.一种在半导体器件中形成隔离薄膜的方法，该方法至少包括下列步骤：
提供一半导体衬底，在该半导体衬底中界定有一单元区域、一周边区域及该单元区域与该周边区域的一边界区域；
实施一第一离子注入工艺，以暴露该单元区域及该单元区域与该周边区域的边界区域的预定区域，藉此形成一在该单元区域中的第一阱区及一在该边界区域中的第一掺杂区域；
在实施该第一离子注入工艺的所得结构上，实施一第二离子注入工艺，以暴露该单元区域及该周边区域的预定区域，藉此形成一在形成有该第一阱区的单元区域中的第二阱区及一在该周边区域中的第三阱区；
在实施该第二离子注入工艺的所得结构上，实施一第三离子注入工艺，以暴露在该单元区域中的除了形成有该第二阱区的区域以外的区域及该第一掺杂区域，藉此形成一在一相邻于该第二阱区的区域中的第四阱区及一在该第一掺杂区域中的第二掺杂区域，藉此在该边界区域上界定该掺杂区域；
在实施该第三离子注入工艺的所得结构上，在该单元区域及该周边区域的预定区域上实施一图案化工艺，藉此形成一具有一第一深度的沟槽；
在其中形成有该第一沟槽的所得结构中，实施一图案化工艺，以暴露该周边区域的一预定区域，藉此只在该周边区域中形成一具有比该第一深度深的一第二深度的第二沟槽；
在形成有该第二沟槽的所得结构中，实施一第四离子注入工艺，以暴露相邻于在该边界部分所形成的掺杂区域的单元区域及周边区域，藉此在相邻于该掺杂区域的单元区域及周边区域中形成场停止阱；以及
只在该所得结构的第一及第二沟槽内形成一用于沟槽掩埋的绝缘薄膜，藉此形成一在该单元区域中的具有一第一深度的隔离薄膜、一在该周边区域中的具有一第二深度的隔离薄膜及一在该边界区域中的具有一双深度的隔离薄膜，该双深度的隔离薄膜同时具有该第一深度的隔离薄膜及该第二深度的隔离薄膜。
8.如权利要求7所述的方法，其中在该第二离子注入工艺中所形成的区域具有一比在该第一离子注入工艺中所形成的区域浅的深度。
9.如权利要求7所述的方法，其中在该第二离子注入工艺中所形成的区域具有一相似于在该第一离子注入工艺中所形成的区域的深度。
10.如权利要求7所述的方法，其中该掺杂区域与在该单元区域及该周边区域中所形成的阱区分离。
11.如权利要求7所述的方法，其中该第一离子注入工艺或该第三离子注入工艺由N型离子注入。
12.如权利要求7所述的方法，其中该第二离子注入工艺由P型离子注入。
13.如权利要求7所述的方法，其中藉由该第一离子注入工艺或该第三离子注入工艺所形成的掺杂区域仅使用N型离子来形成。
14.一种在半导体器件中的隔离薄膜，至少包括：
一半导体衬底，在该半导体衬底中界定有一单元区域、一周边区域及该单元区域与该周边区域的一边界区域，而该单元区域形成有一预定阱区；
形成于该单元区域中的一隔离薄膜，其具有一第一深度；
一隔离薄膜，其形成于该周边区域中且具有一比该隔离薄膜的第一深度浅的第二深度；
一具有双深度的隔离薄膜，其同时具有形成于该边界区域的隔离薄膜的第一深度及该隔离薄膜的第二深度；以及
一掺杂区，其与该单元区域的阱区分离且使该边界区域的半导体衬底注入相同离子，其中具有不同深度的两层阱区形成于该掺杂区域中。
15.如权利要求14所述的隔离薄膜，进一步包括一在该单元区域的阱区与该掺杂区域之间所提供的场停止阱。
16.如权利要求14所述的隔离薄膜，其中该掺杂区域注入有相同于相邻该掺杂区域的该单元区域的阱区的离子。
CNB2005101362265A 2005-05-11 2005-12-23 半导体器件中的隔离薄膜及其形成方法 Expired - Fee Related CN100452361C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020050039439A KR100672156B1 (ko) 2005-05-11 2005-05-11 반도체 소자의 소자분리막 및 이의 형성방법
KR39439/05 2005-05-11

Publications (2)

Publication Number Publication Date
CN1862788A true CN1862788A (zh) 2006-11-15
CN100452361C CN100452361C (zh) 2009-01-14

Family

ID=37390168

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005101362265A Expired - Fee Related CN100452361C (zh) 2005-05-11 2005-12-23 半导体器件中的隔离薄膜及其形成方法

Country Status (5)

Country Link
US (2) US7449400B2 (zh)
JP (1) JP5001531B2 (zh)
KR (1) KR100672156B1 (zh)
CN (1) CN100452361C (zh)
TW (1) TWI267900B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113764507A (zh) * 2020-06-03 2021-12-07 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
CN115831860A (zh) * 2023-03-01 2023-03-21 中芯先锋集成电路制造(绍兴)有限公司 电平位移器、半导体器件及其制备方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008100312A1 (en) * 2007-02-14 2008-08-21 Agere Systems, Inc. Method to reduce collector resistance of a bipolar transistor and integration into a cmos flow
US8921924B2 (en) * 2013-03-20 2014-12-30 Kabushiki Kaisha Toshiba Semiconductor memory device
US10606170B2 (en) * 2017-09-14 2020-03-31 Canon Kabushiki Kaisha Template for imprint lithography and methods of making and using the same
CN116153934B (zh) * 2023-04-20 2023-06-27 长鑫存储技术有限公司 半导体结构及其制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5842251A (ja) * 1981-09-07 1983-03-11 Toshiba Corp 半導体装置の製造方法
JPS58165341A (ja) * 1982-03-26 1983-09-30 Toshiba Corp 半導体装置の製造方法
JP3519583B2 (ja) * 1997-09-19 2004-04-19 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
US6438030B1 (en) * 2000-08-15 2002-08-20 Motorola, Inc. Non-volatile memory, method of manufacture, and method of programming
JP2002170888A (ja) * 2000-11-30 2002-06-14 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP4322477B2 (ja) 2001-06-28 2009-09-02 株式会社東芝 半導体装置の製造方法
US6756616B2 (en) * 2001-08-30 2004-06-29 Micron Technology, Inc. CMOS imager and method of formation
US6569732B1 (en) * 2002-10-02 2003-05-27 Taiwan Semiconductor Manufacturing Company Integrated process sequence allowing elimination of polysilicon residue and silicon damage during the fabrication of a buried stack capacitor structure in a SRAM cell
KR20040082881A (ko) * 2003-03-20 2004-09-30 삼성전자주식회사 적어도 두 종류의 서로 다른 두께들을 갖는 게이트절연막들을 채택하는 반도체소자의 자기정렬 트렌치소자분리 방법들 및 이를 사용하여 제조된 반도체소자들
KR100974421B1 (ko) * 2003-04-04 2010-08-05 매그나칩 반도체 유한회사 반도체 소자의 디자인 룰 개선방법
US6995095B2 (en) * 2003-10-10 2006-02-07 Macronix International Co., Ltd. Methods of simultaneously fabricating isolation structures having varying dimensions
US6872667B1 (en) * 2003-11-25 2005-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating semiconductor device with separate periphery and cell region etching steps

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113764507A (zh) * 2020-06-03 2021-12-07 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
CN113764507B (zh) * 2020-06-03 2023-11-24 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
CN115831860A (zh) * 2023-03-01 2023-03-21 中芯先锋集成电路制造(绍兴)有限公司 电平位移器、半导体器件及其制备方法

Also Published As

Publication number Publication date
US20090039459A1 (en) 2009-02-12
US20060258129A1 (en) 2006-11-16
KR100672156B1 (ko) 2007-01-19
CN100452361C (zh) 2009-01-14
JP5001531B2 (ja) 2012-08-15
KR20060116915A (ko) 2006-11-16
TWI267900B (en) 2006-12-01
US7696581B2 (en) 2010-04-13
TW200639918A (en) 2006-11-16
US7449400B2 (en) 2008-11-11
JP2006319296A (ja) 2006-11-24

Similar Documents

Publication Publication Date Title
CN1300841C (zh) 制造半导体集成电路的方法及由此制造的半导体集成电路
CN1275302C (zh) 有超短栅特征的晶体管和存储器单元及其制造方法
CN1237607C (zh) 于衬底上制造集成电路的方法
CN101055837A (zh) 半导体装置的制造方法
CN1862788A (zh) 半导体器件中的隔离薄膜及其形成方法
CN1956170A (zh) 用于制造半导体器件的方法
CN1832144A (zh) 制造快闪存储装置的方法
CN101047129A (zh) 半导体结构及n型金属氧化物半导体晶体管的形成方法
US8410553B2 (en) Semiconductor structure including high voltage device
CN1862820A (zh) 快闪存储器及其制造方法
CN1913119A (zh) 形成对准键的方法及使用其形成元件隔离结构的方法
CN1819232A (zh) Cmos图像传感器及其制造方法
CN1175796A (zh) 半导体装置及其制造方法
JP2007049119A (ja) フラッシュメモリ素子およびその製造方法
US7585742B2 (en) Semiconductor device manufacturing method
US6069034A (en) DMOS architecture using low N-source dose co-driven with P-body implant compatible with E2 PROM core process
CN1523675A (zh) 半导体器件及其制造方法
CN1523676A (zh) 半导体装置
CN1645595A (zh) 半导体器件的制造方法
CN1926671A (zh) 于浮动栅极存储单元中用于低Vss电阻及减少漏极引发能障降低的结构及方法
CN1291481C (zh) 具牺牲层的嵌入式非挥发性存储器的制造方法
CN1713361A (zh) 制造具有凹槽沟道结构的半导体器件的方法
CN1314097C (zh) 隔离沟槽的侧壁掺杂方法
CN1992215A (zh) 制造cmos图像传感器的方法
CN1447417A (zh) 半导体装置的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090114

Termination date: 20131223