CN1523676A - 半导体装置 - Google Patents

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堀田胜之
־
黑井隆
北泽雅志
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Abstract

本发明可获得能避免栅极电极所连接的接触插塞和源极·漏极区短路的半导体装置。用光刻胶8覆盖而未刻蚀的部分的多晶硅膜7，形成平板型的多晶硅膜10。多晶硅膜10在元件分离绝缘膜2的第1部分上形成。另外，多晶硅膜10与多晶硅膜9连接。接触插塞24在多晶硅膜10上形成。结果，可避免接触插塞24和漏极区5及源极区6短路。

Description

半导体装置
技术领域
本发明涉及半导体装置，具体地说，涉及具有侧壁型的栅极电极的纵型晶体管的结构及采用纵型晶体管的DRAM电容的结构。
背景技术
传统的纵型晶体管包括：半导体基板；在元件形成区域内的半导体基板的顶面内部分形成的凹部；在凹部的底面内形成的第1源极·漏极区；在未形成凹部的部分的半导体基板的顶面内形成的第2源极·漏极区；其中夹着栅极绝缘膜、在凹部的侧面形成的侧壁型的栅极电极(例如，参照专利文献特开平10-65160号公报)。
但是，传统的纵型晶体管中，由于与栅极电极连接的接触插塞(contact plug)在元件形成区域内形成，因而有接触插塞和第1或第2源极·漏极区有可能短路的问题。
考虑到纵型晶体管及采用纵型晶体管的DRAM电容，本发明鉴于解决上述问题，其目的在于提供：可避免与栅极电极连接的接触插塞和源极·漏极区短路的半导体装置。
发明内容
根据本发明的半导体装置，包括：半导体基板；部分形成于半导体基板的主面内、规定元件形成区域的元件分离绝缘膜；通过对元件形成区域内的半导体基板的主面的一部分和与该部分连接的元件分离绝缘膜的主面的一部分下挖而形成的凹部；在半导体基板的第1区域内形成的第1晶体管。元件形成区域内的半导体基板具有形成了凹部的第1部分和未形成凹部的第2部分；元件分离绝缘膜具有与半导体基板的第1部分连接且形成有凹部的第1部分和与半导体基板的第2部分连接且未形成凹部的第2部分；第1晶体管包括：在半导体基板的第2部分的侧面内形成的沟道形成区域；在半导体基板的第1部分内形成的第1源极·漏极区及在半导体基板的第2部分内形成的第2源极·漏极区，它们夹着沟道形成区域而相对设置；在半导体基板的第2部分的侧面上及元件分离绝缘膜的第2部分的侧面上形成、在半导体基板的第1部分上及元件分离绝缘膜的第1部分上延伸的栅极结构。
附图说明
图1是以工序顺序说明与存储单元区域相关的本发明实施例1的半导体装置的制造方法的图。
图2是以工序顺序说明与存储单元区域相关的本发明实施例1的半导体装置的制造方法的图。
图3是以工序顺序说明与存储单元区域相关的本发明实施例1的半导体装置的制造方法的图。
图4是以工序顺序说明与存储单元区域相关的本发明实施例1的半导体装置的制造方法的图。
图5是以工序顺序说明与存储单元区域相关的本发明实施例1的半导体装置的制造方法的图。
图6是以工序顺序说明与存储单元区域相关的本发明实施例1的半导体装置的制造方法的图。
图7是以工序顺序说明与存储单元区域相关的本发明实施例1的半导体装置的制造方法的图。
图8是以工序顺序说明与存储单元区域相关的本发明实施例1的半导体装置的制造方法的图。
图9是以工序顺序说明与存储单元区域相关的本发明实施例1的半导体装置的制造方法的图。
图10是以工序顺序说明与存储单元区域相关的本发明实施例1的半导体装置的制造方法的图。
图11是以工序顺序说明与存储单元区域相关的本发明实施例1的半导体装置的制造方法的图。
图12是以工序顺序说明与存储单元区域相关的本发明实施例1的半导体装置的制造方法的图。
图13是以工序顺序说明与存储单元区域相关的本发明实施例1的半导体装置的制造方法的图。
图14是以工序顺序说明与存储单元区域相关的本发明实施例1的半导体装置的制造方法的图。
图15是以工序顺序说明与存储单元区域相关的本发明实施例1的半导体装置的制造方法的图。
图16是以工序顺序说明与存储单元区域相关的本发明实施例1的半导体装置的制造方法的图。
图17是以工序顺序说明与逻辑区域相关的本发明实施例1的半导体装置的制造方法的图。
图18是以工序顺序说明与逻辑区域相关的本发明实施例1的半导体装置的制造方法的图。
图19是以工序顺序说明与逻辑区域相关的本发明实施例1的半导体装置的制造方法的图。
图20是以工序顺序说明与逻辑区域相关的本发明实施例1的半导体装置的制造方法的图。
图21是以工序顺序说明与逻辑区域相关的本发明实施例1的半导体装置的制造方法的图。
图22是以工序顺序说明与逻辑区域相关的本发明实施例1的半导体装置的制造方法的图。
图23是以工序顺序说明与逻辑区域相关的本发明实施例1的半导体装置的制造方法的图。
图24是以工序顺序说明与逻辑区域相关的本发明实施例1的半导体装置的制造方法的图。
图25是以工序顺序说明与逻辑区域相关的本发明实施例1的半导体装置的制造方法的图。
图26是以工序顺序说明与逻辑区域相关的本发明实施例1的半导体装置的制造方法的图。
图27是表示本发明实施例1的变形例的半导体装置的结构的顶面图。
图28是表示本发明实施例1的变形例的半导体装置的结构的顶面图。
图29是以工序顺序说明本发明实施例2的半导体装置的制造方法的图。
图30是以工序顺序说明本发明实施例2的半导体装置的制造方法的图。
图31是以工序顺序说明本发明实施例2的半导体装置的制造方法的图。
图32是以工序顺序说明本发明实施例2的半导体装置的制造方法的图。
图33是以工序顺序说明本发明实施例2的半导体装置的制造方法的图。
图34是平面型的晶体管的结构图。
图35是沿图6(B)所示线IIIV-IIIV的位置的截面图。
图36是沿图6(B)所示线IIIVI-IIIVI的位置的截面图。
[符号的说明]
1硅基板，2元件分离绝缘膜，3、3a、20凹部，4、13、14、17、19、43、61硅氧化膜，5漏极区，6源极区，7、9、9a、10、10a、39多晶硅膜，8、8a、38光刻胶，11硅氮化膜，12、42侧壁，15、18、24、24a、54、55、62～64接触插塞，16位线，21电容下部电极，22电容介质膜，23电容上部电极，5a、6a、35、36、60源极·漏极区。
具体实施方式
实施例1
以下，以DRAM/逻辑混载型的系统LSI为对象，说明本发明实施例1的半导体装置及其制造方法。
图1～图16是以工序顺序说明与形成有DRAM存储单元的存储单元区域相关的本实施例1的半导体装置的制造方法的图。图1(B)～图16(B)分别表示顶面图，图1(A)～图16(A)分别表示沿图1(B)～图16(B)中所示线IA～线XVIA的位置的截面图。
参照图1，首先，通过周知的沟槽分离技术，在硅基板1的顶面内部分形成具有200～400nm左右的膜厚的元件分离绝缘膜2。元件分离绝缘膜2的材质是硅氧化膜。接着，为了形成阱区(未图示)及设定晶体管的阈值电压，通过离子注入法向硅基板1内注入杂质。
参照图2，接着，通过照相制版法及各向异性干刻蚀法，将硅基板1的顶面的一部分和与该部分连接的元件分离绝缘膜2的顶面的一部分下挖50～150nm左右，形成凹部3。图2(B)中的阴影部分是形成凹部3的部分。以下，本说明书中，在元件形成区域内的硅基板1中，形成了凹部3的部分称为「第1部分」，未形成凹部3的部分称为「第2部分」。另外，元件分离绝缘膜2中，形成了凹部3的部分称为「第1部分」，未形成凹部3的部分称为「第2部分」。如图2(A)所示，硅基板1的第2部分具有凸状的截面形状。为了获得后述的双栅极结构的场效应，硅基板1的第2部分的幅(短边)最好设定在100nm以下。图2(A)中虽然未显示，元件分离绝缘膜2的第2部分也同样具有凸状的截面形状。
参照图3，接着，通过采用游离基的氧化法等，在硅基板1的表面上形成硅氧化膜4。
参照图4，接着，通过离子注入法，将磷等的杂质在能量为10～20keV左右、浓度为1～5×1013/cm2左右的条件下经由硅氧化膜4注入硅基板1内。从而，在硅基板1的第1部分的顶面内形成漏极区5，同时，在硅基板1的第2部分的顶面内形成源极区6。硅基板1的第2部分的侧面附近规定为沟道形成区域，漏极区5和源极区6相对设置，将沟道形成区域夹在中间。另外，漏极区5及源极区6也可在后述的侧壁型的多晶硅膜形成后形成。
参照图5，接着，通过CVD法，在整个面淀积包含1～5×1020/cm3左右浓度的磷等的杂质的多晶硅膜7。多晶硅膜7的膜厚为50～150nm左右。接着，通过照相制版法，在元件分离绝缘膜2的第1部分的上方，在多晶硅膜7上部分形成光刻胶8。
参照图6，接着，对多晶硅膜7进行深刻蚀，直到硅氧化膜4露出。从而，形成侧壁型的多晶硅膜9，完成存储单元晶体管。此时，调节多晶硅膜7的刻蚀量，使多晶硅膜9和源极区6的重叠量为例如0～20nm左右。多晶硅膜9起栅极电极的功能。另外，多晶硅膜9和硅基板1夹着的部分的硅氧化膜4起栅极绝缘膜的功能。具有栅极电极和栅极绝缘膜的栅极结构与硅基板1的第2部分的侧面及元件分离绝缘膜2的第2部分的侧面连接，在硅基板1的第1部分上及元件分离绝缘膜2的第1部分上延伸形成。
另外，进行多晶硅膜7的深刻蚀时，光刻胶8起刻蚀掩模的功能。从而，用光刻胶8覆盖而未刻蚀的部分的多晶硅膜7形成平板型的多晶硅膜10。如图6(B)所示，多晶硅膜10在元件分离绝缘膜2的第1部分上形成。另外，多晶硅膜10与多晶硅膜9连接。然后，除去光刻胶8。图35是沿图6(B)所示线IIIV-IIIV的位置的截面图。另外，图36是沿图6(B)所示线IIIVI-IIIVI的位置的截面图。
如图6所示，本实施例1的半导体装置中，多个存储单元晶体管在第1方向(纸面的左右方向)及第2方向(纸面的上下方向)排列形成矩阵状。在第2方向排列的存储单元晶体管之间，形成元件分离绝缘膜2。作为栅极电极的多晶硅膜9和与多晶硅膜9连接的多晶硅膜10被第2方向排列的多个存储单元晶体管共用。
另外，本实施例1的存储单元晶体管采用双栅极结构，且形成与硅基板1的第2部分的相对的2个侧面的双方都相连的栅极结构。但是，不一定要采用双栅极结构。
参照图7，接着，通过CVD法，在整个面淀积50～150nm左右膜厚的硅氮化膜11。
参照图8，接着，对硅氮化膜111进行深刻蚀，形成侧壁12。通过此时的刻蚀，硅氧化膜4的一部分也同时被除去，形成硅氧化膜13。从而，源极区6的顶面和漏极区5的顶面的一部分露出。另外，通过硅氮化膜11的深刻蚀，多晶硅膜10的顶面也露出。
参照图9，接着，通过CVD法，在整个面淀积200～500nm左右的膜厚的硅氧化膜14。接着，根据需要，通过CMP(Chemical MechanicalPolishing)法使硅氧化膜14的顶面平坦化。
参照图10，接着，通过照相制版法及各向异性干刻蚀法，在硅氧化膜14内自我整合地形成与漏极区5连接的接触孔。接着，通过CVD法，以在接触孔内完全填充获得的膜厚，在整个面形成多晶硅膜。接着，通过对该多晶硅膜进行深刻蚀，形成接触插塞15。
参照图11，接着，通过PVD法，在整个面淀积50～200nm左右的膜厚的钨膜。接着，通过照相制版法及各向异性干刻蚀法，对该钨膜进行构图，形成位线16。位线16与接触插塞15连接。
参照图12，接着，通过CVD法，在整个面淀积200～500nm左右的膜厚的硅氧化膜17。接着，通过照相制版法及各向异性干刻蚀法，在硅氧化膜14、17内形成与源极区6连接的接触孔。接着，通过CVD法，以在接触孔内完全填充获得的膜厚，在整个面形成多晶硅膜。接着，通过对该多晶硅膜进行深刻蚀，形成接触插塞18。
参照图13，接着通过CVD法，在整个面形成500～2000nm左右的膜厚的硅氧化膜19。
参照图14，接着，通过照相制版法及各向异性干刻蚀法，在硅氧化膜19内形成凹部20。在凹部20的底面内，露出接触插塞18。
参照图15，接着，通过对整个面淀积的导电膜进行构图，形成电容下部电极21。电容下部电极21与接触插塞18的顶面连接，在凹部22的侧面及底面上形成。
参照图16，接着，按照该顺序在整个面形成绝缘膜及导电膜后，通过对这些膜进行构图，形成电容介质膜22及电容上部电极23。从而，DRAM电容完成。电容上部电极23与电容下部电极21相对，其间夹着电容介质膜22。
然后，执行配线工序，完成半导体装置。配线工序中，形成用于分别连接位线16、起栅极电极功能的多晶硅膜9及电容上部电极23、上层的配线层(未图示)的多个接触插塞。图16(B)中，显示了用于连接上层的配线层和多晶硅膜9的接触插塞24。接触插塞24在硅氧化膜14、17、19内形成。另外，接触插塞24在多晶硅膜10上形成。上层的配线层经由接触插塞24及多晶硅膜10与多晶硅膜9连接。
图17～图26是以工序顺序说明与形成逻辑电路的逻辑区域相关的本实施例1的半导体装置的制造方法的图。图17(B)～图26(B)分别表示顶面图，图17(A)～图26(A)表示沿图17(B)～图26(B)中各所示线XVIIA～线XXVIA的位置的截面图。
图17所示工序执行与图1所示工序相同的工序。在硅基板1的顶面内，部分形成元件分离绝缘膜2。
执行图2所示工序期间，逻辑区域用光刻胶覆盖。从而，逻辑区域中不形成凹部3。在存储单元区域中，凹部3的形成结束后，除去光刻胶。
图18所示工序执行与图3所示工序相同的工序。元件形成区域内的硅基板1的顶面上形成硅氧化膜4。如上所述，硅氧化膜4由采用游离基的氧化法形成。如果采用游离基的氧化法，则氧化速度与面方位无关，在所有方向上大致一定。从而，在存储单元区域和逻辑区域中，可使硅氧化膜4的膜厚相等。
执行图4所示工序期间，逻辑区域用光刻胶覆盖。从而，逻辑区域不形成漏极区5及源极区6。存储单元区域中，在漏极区5及源极区6的形成结束后，除去光刻胶。
图19所示工序执行与图5所示工序相同的工序。在整个面形成多晶硅膜7。另外，多晶硅膜7上部分形成光刻胶38。光刻胶38通过形成光刻胶8的照相制版工序一起形成。
图20所示工序执行与图6所示工序相同的工序。对多晶硅膜7进行构图，形成作为栅极电极的多晶硅膜39。接着，通过离子注入法，将磷等的杂质在能量为10～20keV左右、浓度为1～5×1013/cm2左右的条件下，经由硅氧化膜4向硅基板1内注入。从而，形成夹着栅极电极的下方的沟道形成区域的成对的源极·漏极区35。该离子注入工序期间，存储单元区域由光刻胶覆盖。结果，存储单元区域中不形成源极·漏极区35。但是，也可以不在图4所示工序中形成漏极区5及源极区6，而是通过在形成源极·漏极区35的离子注入工序中不用光刻胶覆盖存储单元区域，在形成源极·漏极区35时一起形成漏极区5及源极区6。
图21所示工序执行与图7所示工序相同的工序。在整个面形成硅氮化膜11。
图22所示工序执行与图8所示工序相同的工序。对硅氮化膜11进行深刻蚀，在多晶硅膜39的侧面形成侧壁42。通过该刻蚀除去硅氧化膜4的一部分，形成起栅极绝缘膜功能的硅氧化膜43。接着，通过离子注入法，将砷等的杂质在能量为10～50keV左右、浓度为1～5×1015/cm2左右的条件下，向硅基板1内注入。从而，在硅基板1的顶面内形成源极·漏极区36，完成构成逻辑电路的平面型的晶体管。该离子注入工序期间，存储单元区域用光刻胶覆盖。结果，存储单元区域中不形成源极·漏极区36。逻辑区域中，源极·漏极区36的形成结束后，除去光刻胶。
图23所示工序执行与图9所示工序相同的工序。硅氧化膜14在整个面形成。
图10、11所示工序不在逻辑区域形成接触插塞15及位线16。
图24所示工序执行与图12所示工序相同的工序。硅氧化膜17在整个面形成。但是，在逻辑区域不形成接触插塞18。
图25所示工序执行与图13所示工序相同的工序。硅氧化膜19在整个面形成。
图14～图16所示工序不在逻辑区域形成凹部20、电容下部电极21、电容介质膜22及电容上部电极23。
参照图26，形成接触插塞54、55的工序执行与形成图16所示接触插塞24的工序相同的工序。接触插塞54与源极·漏极区36连接。接触插塞55与起栅极电极功能的多晶硅膜39连接。
这样，根据本实施例1的半导体装置及其制造方法，与栅极结构连接的接触插塞24在元件分离绝缘膜2的第1部分上所形成的部分的栅极结构上形成。结果，可避免接触插塞24和漏极区5及源极区6短路。
另外，可以用同一硅基板1形成纵型晶体管和平面型的晶体管。而且，由于可以削减DRAM存储单元的存储单元晶体管的每一个的面积，因而可以提高集成度。另外，由于存储单元晶体管中采用双栅极结构，因而，即使由微细化引起电容的电容量减少，也可以抑制从电容泄漏电荷，可以良好地保持数据的保持特性。
图27、28是本实施例1的变形例的半导体装置的结构的顶面图。参照图27，不形成图6所示平板型的多晶硅膜10，而是沿硅基板1的第2部分和元件分离绝缘膜2的第2部分组成的结构的周围，形成侧壁型的多晶硅膜9a。
参照图28，形成接触插塞24a，取代多晶硅膜10上形成的接触插塞24(图16)。接触插塞24a在元件分离绝缘膜2的第1部分上所形成的部分的栅极结构上形成。
根据本实施例1的变形例的半导体装置，也可避免接触插塞24a和漏极区5及源极区6短路。
实施例2
图29～图33涉及形成有纵型晶体管的第1区域，是本发明实施例2的半导体装置的制造方法工序顺序的示图。图29(B)～图33(B)分别表示顶面图，图29(A)～图33(A)，图29(B)～图33(B)中分别表示沿线XXIXA～线XXXIIIA位置的截面图。但是，图32(B)中省略了硅氧化膜4的记载，图33(B)中省略了硅氧化膜61的记载。
参照图29，首先，通过周知的沟槽分离技术，在硅基板1的顶面内部分形成200～400nm左右的膜厚的元件分离绝缘膜2a。如图29(B)所示，由元件分离绝缘膜2a规定的元件形成区域包括第1部分1a、第2部分1b及第3部分1c。第1部分1a及第2部分1b从第3部分1c突出。第1部分1a和第3部分1c经由第2部分1b相互连接。第2部分1b具有锥状的顶面结构，其与第3部分1c相接侧的宽度比与第1部分1a相接侧的宽度宽。接着，为了形成阱区(未图示)及设定晶体管的阈值电压，通过离子注入法向硅基板1内注入杂质。
参照图30，接着，通过照相制版法及各向异性干刻蚀法，将硅基板1的顶面的一部分和与该部分连接的元件分离绝缘膜2a的顶面的一部分下挖50～150nm左右，形成凹部3a。图30(B)的阴影部分是形成凹部3a的部分。为了获得双栅极结构的场效应，最好将硅基板1的第2部分的宽度设定在100nm以下。另外，如图29(B)所示，元件形成区域的第2部分1b的顶面结构形成锥状。因此，在形成凹部3a的照相制版工序中，光掩模的对齐即使在纸面的左右方向上有若干偏移，也可以避免产生不形成双栅极结构的区域。
参照图31，接着，通过采用游离基的氧化法等，在硅基板1的表面上形成硅氧化膜4。接着，通过CVD法，在整个面淀积包含1～5×1020/cm3左右浓度的磷等的杂质的多晶硅膜7。多晶硅膜7的膜厚为50～150nm左右。接着，通过照相制版法，在元件分离绝缘膜2的第1部分的上方，在多晶硅膜7上部分形成光刻胶8a。
参照图32，接着，对多晶硅膜7进行深刻蚀，直到硅氧化膜4露出。从而，形成起栅极电极功能的侧壁型的多晶硅膜9a。另外，进行多晶硅膜7的深刻蚀时，光刻胶8a起刻蚀掩模的功能。从而，用光刻胶8a覆盖而未刻蚀的部分的多晶硅膜7形成平板型的多晶硅膜10a。如图32(B)所示，多晶硅膜10a在元件分离绝缘膜2a的第1部分上形成。另外，多晶硅膜10a与多晶硅膜9a连接。然后，除去光刻胶8a。
接着，通过离子注入法，将磷等的杂质在能量为10～20keV左右、浓度为1～5×1013/cm2左右的条件下，经由硅氧化膜4向硅基板1内注入。从而，形成源极·漏极区5a、6a。另外，形成源极·漏极区5a、6a的离子注入也可在图31所示工序中形成硅氧化膜4后、淀积多晶硅膜7前执行。
参照图33，接着，通过CVD法，在整个面淀积50～150nm左右的膜厚的硅氮化膜。接着，通过对该硅氮化膜进行深刻蚀，形成侧壁12。接着，通过离子注入法，将砷等的杂质在能量为10～50keV左右、浓度为1～5×1015/cm2左右的条件下，向硅基板1内注入。从而，形成源极·漏极区60，完成纵型晶体管。接着，在整个面淀积硅氧化膜61后，在硅氧化膜61内形成接触插塞62～64。接触插塞62与源极·漏极区60连接。接触插塞63与源极·漏极区6a连接。接触插塞64与多晶硅膜10a连接。
与上述实施例1同样，本实施例2中，也可以在与形成纵型晶体管的第1区域不同的第2区域内，形成平面型的晶体管。图34表示硅基板1的第2区域内形成的晶体管的结构的示意图。图34(B)表示顶面图，图34(A)表示沿图34(B)中所示线XXXIVA的位置的截面图。
起栅极绝缘膜功能的硅氧化膜43由与图31所示硅氧化膜4相同的工序形成。起栅极电极功能的多晶硅膜39由与图32所示多晶硅膜9a、10a相同的工序形成。侧壁42由与图33所示侧壁12相同的工序形成。源极·漏极区35由与图32所示源极·漏极区5a、6a相同的工序形成。源极·漏极区36由与图33所示源极·漏极区60相同的工序形成。接触插塞54、55由与图33所示接触插塞62～64相同的工序形成。
这样，根据本实施例2的半导体装置及其制造方法，与栅极结构连接的接触插塞64在元件分离绝缘膜2a的第1部分上所形成的部分的栅极结构上形成。结果，与上述实施例1同样，可避免接触插塞64和源极·漏极区5a、6a短路。
另外，在源极·漏极区6a，形成与元件形成区域的第1部分1a及第2部分1b(参照图29)对应的突出部分，接触插塞63与该突出部分连接。从而，可容易地形成与接触插塞63连接的配线，而不会和与接触插塞62连接的配线或与接触插塞64连接的配线形成短路。
而且，纵型晶体管和平面型的晶体管可以用同一硅基板形成。另外，由于纵型晶体管中采用双栅极结构，因而可以抑制漏电流，结果，可以降低消耗功率。
[发明的效果]
根据本发明，通过在元件分离绝缘膜的第1部分上所形成的部分的栅极结构上形成与栅极结构连接的接触插塞，可以避免接触插塞和第1或第2源极·漏极区短路。

Claims (10)

1.一种半导体装置，包括：
半导体基板；
规定元件形成区域的元件分离绝缘膜，它部分形成于上述半导体基板的主面内；
通过对上述元件形成区域内的上述半导体基板的上述主面的一部分和与该部分连接的上述元件分离绝缘膜的主面的一部分进行下挖而形成的凹部；
在上述半导体基板的第1区域内形成的第1晶体管，它具有栅极结构、第1源极·漏极区及第2源极·漏极区，
上述元件形成区域内的上述半导体基板具有形成了上述凹部的第1部分和未形成上述凹部的第2部分，
上述元件分离绝缘膜具有形成了上述凹部的第1部分和未形成上述凹部的第2部分，
在上述半导体基板的上述第2部分的侧面内，规定沟道形成区域，
上述第1源极·漏极区及上述第2源极·漏极区相对设置，将上述沟道区域夹在中间，
上述栅极结构与上述半导体基板的上述第2部分的上述侧面及上述元件分离绝缘膜的上述第2部分的侧面连接，在上述半导体基板的上述第1部分上及上述元件分离绝缘膜的上述第1部分上延伸形成。
2.权利要求1所述的半导体装置，其特征在于还包括：
在上述元件分离绝缘膜的上述第1部分上形成的部分的上述栅极结构上形成的第1接触插塞。
3.权利要求1所述的半导体装置，其特征在于还包括：
部分形成于上述元件分离绝缘膜的上述第1部分上，与上述栅极结构连接的平板型的导电膜。
4.权利要求3所述的半导体装置，其特征在于还包括在上述平板型的导电膜上形成的第1接触插塞。
5.权利要求3所述的半导体装置，其特征在于，
上述第1源极·漏极区在上述半导体基板的上述第1部分内形成，
上述第2源极·漏极区在上述半导体基板的上述第2部分内形成，
上述半导体基板的上述第2部分在与上述元件分离绝缘膜的上述第2部分的相反方向上具有从上述半导体基板的上述第2部分突出的突出部分，
还包括在上述突出部分上形成的第2接触插塞。
6.权利要求3所述的半导体装置，其特征在于包括：
在上述第1源极·漏极区上形成的第2接触插塞；
在上述第2接触插塞上形成的配线；
在上述第2源极·漏极区上形成的第3接触插塞；
在上述第3接触插塞上形成的电容。
7.权利要求6所述的半导体装置，其特征在于，
上述第1晶体管为多个，
多个上述第1晶体管将上述元件分离绝缘膜夹于其间，并沿规定方向并排形成，
多个上述第1晶体管共用上述栅极结构。
8.权利要求1所述的半导体装置，其特征在于，
上述半导体基板的上述第2部分的截面具有凸状结构，
上述凸状结构的相对的2个侧面相连，形成上述栅极结构。
9.权利要求1～8的任一项所述的半导体装置，其特征在于还包括在上述半导体基板的第2区域内形成的第2晶体管；
上述第2晶体管包括：
在上述半导体基板的上述主面上形成的栅极绝缘膜；
在上述栅极绝缘膜上形成的栅极电极；
在上述半导体基板的上述主面内形成、夹着上述栅极电极的下方的沟道形成区域的成对的源极·漏极区。
10.权利要求9所述的半导体装置，其特征在于，
上述第1晶体管在上述栅极结构内具有栅极绝缘膜，
上述第1晶体管具有的上述栅极绝缘膜的膜厚和上述第2晶体管具有的上述栅极绝缘膜的膜厚相等。
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