CN1812106A - 半导体存储装置及其制造方法 - Google Patents

半导体存储装置及其制造方法 Download PDF

Info

Publication number
CN1812106A
CN1812106A CN200510125307.5A CN200510125307A CN1812106A CN 1812106 A CN1812106 A CN 1812106A CN 200510125307 A CN200510125307 A CN 200510125307A CN 1812106 A CN1812106 A CN 1812106A
Authority
CN
China
Prior art keywords
lower electrode
memory cell
capacitor
dummy unit
semiconductor storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN200510125307.5A
Other languages
English (en)
Inventor
小川久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1812106A publication Critical patent/CN1812106A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators

Abstract

本发明公开了一种半导体存储装置及其制造方法。由成为字线的栅电极(20)和由下部电极(12A)、电容绝缘膜(13)及上部电极(14)构成的电容器构成存储器单元；由成为虚拟字线的虚拟栅电极(21)和由虚拟下部电极(12B)、电容绝缘膜(13)及上部电极(14)构成的电容器构成虚拟单元。将虚拟下部电极(12B)的短边尺寸设计得比下部电极(12A)的短边尺寸小。因此，能在不追加工序或仅追加少个工序的情况下，形成具有可靠性很高的存储器单元的半导体存储装置。

Description

半导体存储装置及其制造方法
技术领域
本发明涉及一种半导体存储装置及其制造方法，特别涉及一种具有栈型电容器的半导体存储装置及其制造方法。
背景技术
在不断微细化的动态随机存取存储器(DRAM：dynamicrandom-access memory)中，特别是在具有栈型电容器的动态随机存取存储器中，为了确保积累电荷量，提案过Ta2O5、Al2O3或HfO2等电容率高的绝缘膜，已经实用化了许多种。
关于这些高介质材料或铁电材料众所周知的是，在形成电容器后的布线工序中，例如在形成与上部电极的触点时，由于因等离子体而产生的损害等而会造成可靠性的下降，用以回避这样的因等离子体而产生的损害的方法也已经提案过几种。
下面，参照图28，说明在日本公开专利公报特开2002-198494号公报中所示的铁电体存储器及其制造方法。
如图28所示，在已形成了存储器单元晶体管和杂质扩散层111的半导体衬底100上形成具有与存储器单元晶体管连接的第一柱塞113和与杂质扩散层111连接的第二柱塞114的第一层间绝缘膜112。其次，在第一层间绝缘膜112上依次形成与第一柱塞113连接的电容下部电极115、由铁电体膜构成的电容绝缘膜118及延伸到电容绝缘膜118外侧且与第二柱塞114电连接的电容上部电极119。其次，在电容上部电极119上形成第二层间绝缘膜120后，在各个层间绝缘膜中形成使杂质扩散层111和上层布线122连接的第三柱塞121。
然而，根据所述的现有技术，为了使第二柱塞114和上部电极119电连接，在形成电容绝缘膜118时需要用掩模选择性地除去电容绝缘膜118的工序。因此，发生因工序的增加而造成的产品合格率下降和工序成本上升等问题。
发明内容
本发明正是为解决这些问题而研究开发出来的。其目的在于：在不追加工序或仅追加少个工序的情况下，形成具有可靠性很高的存储单元的半导体存储装置。
为了达成所述目的，本发明所涉及的半导体存储装置，具有存储器单元和虚拟单元，所述虚拟单元的电容器中的每单位面积的漏电流量，多于所述存储器单元的电容器。
补充说明一下，在本案中，“虚拟单元”意味着为了提高光刻精度(图案形成精度)在例如存储器单元排列周边部等形成的虚拟的存储器单元。补充说明一下，现有“虚拟单元”与衬底不接触，而本发明的“虚拟单元”与衬底接触，以使漏电流流动。但是，不言而喻，字线不存取本发明的“虚拟单元”，本发明的“虚拟单元”没有作为存储器的功能。
最好是这样的，在本发明的半导体存储装置中，构成所述虚拟单元的电容器的虚拟下部电极的短边尺寸，小于构成所述存储器单元的电容器的下部电极的短边尺寸。
最好是这样的，在本发明的半导体存储装置中，所述存储器单元的电容器和所述虚拟单元的电容器是栈型电容器，构成所述存储器单元的电容器的下部电极，通过接触柱塞与存储器单元晶体管连接，构成所述虚拟单元的电容器的虚拟下部电极，通过其他接触柱塞与虚拟单元晶体管连接，在所述虚拟下部电极底面中形成有凸凹，使所述虚拟下部电极底面的至少一部分位于所述其他接触柱塞上面的下方。
最好是这样的，在本发明的半导体存储装置中，所述存储器单元的电容器和所述虚拟单元的电容器是栈型电容器，构成所述存储器单元的电容器的下部电极呈筒状，并且只有其内壁面夹着电容绝缘膜与上部电极面对面，构成所述虚拟单元的电容器的虚拟下部电极呈筒状，并且其内壁面和外壁面的一部分分别夹着所述电容绝缘膜与所述上部电极面对面。
最好是这样的，在本发明的半导体存储装置中，构成所述存储器单元的电容器的下部电极，与存储器单元晶体管电连接，构成所述虚拟单元的电容器的虚拟下部电极，与虚拟单元晶体管电连接，构成所述虚拟单元晶体管的第二杂质层的杂质浓度，高于构成所述存储器单元晶体管的第一杂质层的杂质浓度。
本发明所涉及的第一半导体存储装置的制造方法，是包括分别具有栈型电容器的存储器单元和虚拟单元的半导体存储装置的制造方法，包括：在已形成有存储器单元晶体管和虚拟单元晶体管的半导体衬底上形成与所述存储器单元晶体管电连接的下部电极，同时形成与所述虚拟单元晶体管电连接的虚拟下部电极的工序；所述虚拟下部电极的短边尺寸，小于所述下部电极的短边尺寸。
本发明所涉及的第二半导体存储装置的制造方法，是包括分别具有栈型电容器的存储器单元和虚拟单元的半导体存储装置的制造方法，包括：在半导体衬底上形成存储器单元晶体管和虚拟单元晶体管的工序，在所述存储器单元晶体管和所述虚拟单元晶体管的各自上形成第一绝缘膜的工序，在所述第一绝缘膜中形成与所述存储器单元晶体管的杂质层连接的接触柱塞和与所述虚拟单元晶体管的杂质层连接的其他接触柱塞的工序，在形成所述各个接触柱塞之后，在存储器单元形成区域的所述第一绝缘膜上选择性地形成成为蚀刻阻止物(stopper)的第二绝缘膜的工序，在包括所述第二绝缘膜上面的整个所述第一绝缘膜的上方形成第三绝缘膜的工序，用分别在下部电极形成区域和虚拟下部电极形成区域具有开口部的掩模图案，通过在所述存储器单元形成区域对所述第三绝缘膜和所述第二绝缘膜进行蚀刻，来形成使所述接触柱塞的上面露出的凹部，并且通过在虚拟单元形成区域对所述第三绝缘膜和所述第一绝缘膜的一部分进行蚀刻，来形成使所述其他接触柱塞的上部露出的其他凹部的工序，以及在所述凹部内部形成下部电极，并且在所述其他凹部内部形成虚拟下部电极的工序；在所述虚拟下部电极底面中形成有凸凹，使所述虚拟下部电极底面的至少一部分位于所述其他接触柱塞上面的下方。
本发明所涉及的第三半导体存储装置的制造方法，是包括分别具有栈型电容器的存储器单元和虚拟单元的半导体存储装置的制造方法，包括：在半导体衬底上形成存储器单元晶体管和虚拟单元晶体管的工序，在所述存储器单元晶体管和所述虚拟单元晶体管的各自上形成第一绝缘膜的工序，在所述第一绝缘膜中形成与所述存储器单元晶体管的杂质层连接的接触柱塞和与所述虚拟单元晶体管的杂质层连接的其他接触柱塞的工序，在形成所述各个接触柱塞之后，在所述第一绝缘膜上形成第二绝缘膜的工序，通过用分别在下部电极形成区域和虚拟下部电极形成区域具有开口部的第一掩模图案对所述第二绝缘膜进行蚀刻，在存储器单元形成区域形成使所述接触柱塞的上面露出的凹部，并且在虚拟单元形成区域形成使所述其他接触柱塞的上面露出的其他凹部的工序，在所述凹部内部形成呈筒状的下部电极，并且在所述其他凹部内部形成呈筒状的虚拟下部电极的工序，以及通过用在所述虚拟下部电极上和所述第二绝缘膜中的所述虚拟下部电极附近的部分上具有开口部的第二掩模图案对所述第二绝缘膜进行蚀刻，来使所述虚拟下部电极外壁面的至少一部分露出的工序。
最好是这样的，在第一～第三半导体存储装置的制造方法中的任一个半导体存储装置的制造方法中，包括：通过在形成构成所述存储器单元晶体管的栅电极和构成所述虚拟单元晶体管的虚拟栅电极之后，用分别在至少存储器单元形成区域和虚拟单元形成区域具有开口部的第一掩模图案将杂质导入到所述半导体衬底中，并且用至少覆盖所述存储器单元形成区域且至少在所述虚拟单元形成区域中具有开口部的第二掩模图案将杂质导入到所述半导体衬底中，来形成构成所述存储器单元晶体管的第一杂质层，并且形成构成所述虚拟单元晶体管且与所述第一杂质层相比杂质浓度更高的第二杂质层的工序。
—发明的效果—
根据本发明所涉及的半导体存储装置及其制造方法，能在不追加工序或仅追加几个工序的情况下，形成与存储器单元本身相比漏电流量更多的虚拟单元。因此，即使在形成构成存储器单元的电容器之后的工序中发生了因等离子体而造成的损害的情况下，也能使漏电流通过虚拟单元跑到衬底中。因此，因为能回避由存储器单元本身中的充电所造成的损害，所以能够形成具有可靠性很高的存储器单元的半导体存储装置。
附图说明
图1是本发明的第一实施例所涉及的半导体存储装置的俯视图。
图2(a)和图2(b)是本发明的第一实施例所涉及的半导体存储装置的剖面图，图2(a)是沿图1中的A-A’线的剖面图，图2(b)是沿图1中的B-B’线的剖面图。
图3是显示本案发明人就下部电极的短边尺寸和产生在电容器中的漏电流量的关系进行调查的结果的图。
图4(a)和图4(b)是显示本发明的第一实施例所涉及的半导体存储装置的制造方法的各工序的剖面图。
图5(a)和图5(b)是显示本发明的第一实施例所涉及的半导体存储装置的制造方法的各工序的剖面图。
图6(a)和图6(b)是显示本发明的第一实施例所涉及的半导体存储装置的制造方法的各工序的剖面图。
图7(a)和图7(b)是显示本发明的第一实施例所涉及的半导体存储装置的制造方法的各工序的剖面图。
图8(a)和图8(b)是显示本发明的第一实施例所涉及的半导体存储装置的制造方法的各工序的剖面图。
图9是本发明的第二实施例所涉及的半导体存储装置的俯视图。
图10(a)和图10(b)是本发明的第二实施例所涉及的半导体存储装置的剖面图，图10(a)是沿图9中的A-A’线的剖面图，图10(b)是沿图9中的B-B’线的剖面图。
图11(a)和图11(b)是显示本发明的第二实施例所涉及的半导体存储装置的制造方法的各工序的剖面图。
图12(a)和图12(b)是显示本发明的第二实施例所涉及的半导体存储装置的制造方法的各工序的剖面图。
图13(a)和图13(b)是显示本发明的第二实施例所涉及的半导体存储装置的制造方法的各工序的剖面图。
图14(a)和图14(b)是显示本发明的第二实施例所涉及的半导体存储装置的制造方法的各工序的剖面图。
图15(a)和图15(b)是显示本发明的第二实施例所涉及的半导体存储装置的制造方法的各工序的剖面图。
图16(a)和图16(b)是显示本发明的第二实施例所涉及的半导体存储装置的制造方法的各工序的剖面图。
图17(a)和图17(b)是显示本发明的第二实施例所涉及的半导体存储装置的制造方法的各工序的剖面图。
图18(a)和图18(b)是显示本发明的第二实施例所涉及的半导体存储装置的制造方法的各工序的剖面图。
图19是本发明的第三实施例所涉及的半导体存储装置的俯视图。
图20(a)和图20(b)是本发明的第三实施例所涉及的半导体存储装置的剖面图，图20(a)是沿图19中的A-A’线的剖面图，图20(b)是沿图19中的B-B’线的剖面图。
图21(a)和图21(b)是显示本发明的第三实施例所涉及的半导体存储装置的制造方法的各工序的剖面图。
图22(a)和图22(b)是显示本发明的第三实施例所涉及的半导体存储装置的制造方法的各工序的剖面图。
图23(a)和图23(b)是显示本发明的第三实施例所涉及的半导体存储装置的制造方法的各工序的剖面图。
图24(a)和图24(b)是显示本发明的第三实施例所涉及的半导体存储装置的制造方法的各工序的剖面图。
图25(a)和图25(b)是本发明的第四实施例所涉及的半导体存储装置的剖面图。
图26(a)和图26(b)是显示本发明的第四实施例所涉及的半导体存储装置的制造方法的各工序的剖面图。
图27(a)和图27(b)是显示本发明的第四实施例所涉及的半导体存储装置的制造方法的各工序的剖面图。
图28是现有半导体存储装置的剖面图。
符号说明
1-半导体衬底；2-元件隔离；3-栅极绝缘膜；5-杂质扩散层；6-侧壁；7-第一层间绝缘膜；8A-柱塞；8B-柱塞；9-氮化硅膜；10-第二层间绝缘膜；12A-下部电极；12B-虚拟下部电极；13-电容绝缘膜；14-上部电极；15-第三层间绝缘膜；16-位线触点；17-位线；18-氮化硅膜；19-第四层间绝缘膜；20-栅电极；21-虚拟栅电极；30-虚拟下部电极的凹部；31-抗蚀图案；32-虚拟下部电极的凸部；40-抗蚀图案；41-杂质扩散层。
具体实施方式
(第一实施例)
下面，参照附图说明本发明的第一实施例所涉及的半导体存储装置及其制造方法。
图1是显示第一实施例所涉及的半导体存储装置(具体而言，是动态随机存取存储器)的存储器单元的俯视图；图2(a)和图2(b)是沿图1中的A-A’线和B-B’线的剖面图。补充说明一下，在图1中省略了一部分结构因素的图示。
如图1、图2(a)及图2(b)所示，在例如P型半导体衬底1中由元件隔离2所包围的元件区域(存储器单元区域和虚拟单元区域)表面部，已形成有例如N型杂质扩散层5。在存储器单元区域的半导体衬底1上隔着栅极绝缘膜3形成有成为字线的栅电极20；在虚拟单元区域的半导体衬底1上隔着栅极绝缘膜3形成有成为虚拟字线的虚拟栅电极21。在栅电极20和虚拟栅电极21的各自的侧面上形成有绝缘性侧壁6。在包括栅电极20和虚拟栅电极21的各自的上面的半导体衬底1的上方形成有由例如硼磷硅酸盐玻璃(BPSG：boro-phospho silicate glass)膜构成的第一层间绝缘膜7。在第一层间绝缘膜7中形成有用以使杂质扩散层5(就是说，成为存储器单元或虚拟单元的晶体管的源极·漏极区域的杂质扩散层)和存储器单元的下部电极12A或虚拟单元的虚拟下部电极12B互相连接的柱塞8A和用以使杂质扩散层5和位线互相连接的柱塞8B。柱塞8A和柱塞8B，由例如多晶硅组成。
在存储器单元区域和虚拟单元区域的第一层间绝缘膜7上，依次形成有氮化硅(Si3N4)膜9和由例如硼磷硅酸盐玻璃膜构成的第二层间绝缘膜10。位于存储器单元的电容器形成区域和虚拟单元的电容器形成区域的氮化硅膜9和第二绝缘膜10被选择性地去掉，从而形成有存储器单元的电容器形成用凹部和虚拟单元的电容器形成用凹部。在存储器单元的电容器形成用凹部的壁面和底部上形成有下部电极12A；在虚拟单元的电容器形成用凹部的壁面和底部上形成有虚拟下部电极12B。下部电极12A和虚拟下部电极12B，由例如半球状颗粒(HSG：hemi-spherical grained)多晶硅组成，并且分别连接在所对应的柱塞8A上。在下部电极12A和虚拟下部电极12B的各自上，依次形成有由例如Ta2O5组成、厚度10nm的电容绝缘膜13和由例如TiN组成、厚度50nm的上部电极14。由下部电极12A、电容绝缘膜13及上部电极14构成存储器单元的电容器；由虚拟下部电极12B、电容绝缘膜13及上部电极14构成虚拟单元的电容器。也就是说，成为字线的栅电极20和由下部电极12A、电容绝缘膜13及上部电极14构成的电容器构成存储器单元；成为虚拟字线的虚拟栅电极21和由虚拟下部电极12B、电容绝缘膜13及上部电极14构成的电容器构成虚拟单元。
在包括上部电极14上面的第二层间绝缘膜10的上方形成有由例如非掺杂硅酸盐玻璃(NSG：non-doped silicate glass)膜构成的第三层间绝缘膜15。第三层间绝缘膜15的表面已经被平坦化了。在氮化硅膜9、第二层间绝缘膜10及第三层间绝缘膜15中形成有与柱塞8B连接的位线触点16。补充说明一下，在第三层间绝缘膜15中也形成有与上部电极14连接的触点，省略图示。
在第三层间绝缘膜15上依次形成有由氮化硅膜18和由例如硼磷硅酸盐玻璃膜构成的第四层间绝缘膜19。在氮化硅膜18和第四层间绝缘膜19中形成有与位线触点16连接的位线(布线)17。
如图1所示，在本实施例的平面布置中，平面形状呈方形的虚拟下部电极12B的短边尺寸比平面形状同样呈方形的下部电极12A的短边尺寸小。
图3，是显示本案发明人就下部电极的短边尺寸和产生在电容器中的漏电流量(正确地说，是在下部电极的每单位面积中产生的漏电流量)的关系进行调查的结果的图。补充说明一下，在图3中，横轴表示下部电极的短边尺寸，纵轴表示产生在电容器中的漏电流量。在此，在纵轴中表示的漏电流量已经被规格化了，即：将在下部电极的短边尺寸为0.29μm时的漏电流量规定为1.0。
如图3所示，随着下部电极的短边尺寸变小，产生在电容器中的漏电流量增加。这个现象可以这样推测，即：随着下部电极的短边尺寸变小，电容绝缘膜的性质由于应力等而恶化，从而电容绝缘膜的导电性变高了。
如上所述，在将虚拟下部电极12B的短边尺寸设计得比下部电极12A短边尺寸小的本实施例的半导体存储装置中，与产生在存储器单元的电容器的每单位面积中的漏电流量相比，产生在虚拟单元的电容器的每单位面积中的漏电流量较多。换句话说，漏电流容易跑到虚拟单元的电容器中。因此，即使在形成构成存储器单元的电容器后的工序中发生了因等离子体而造成的损害的情况下，该因等离子体而造成的损害所产生的电荷(漏电流)也优先跑到虚拟单元的电容器中。因此，能够回避会在存储器单元本身的电容绝缘膜13中发生的、因充电而造成的损害。
接着，参照附图说明第一实施例所涉及的半导体存储装置的制造方法。
图4(a)和图4(b)、图5(a)和图5(b)、图6(a)和图6(b)、图7(a)和图7(b)及图8(a)和图8(b)，是显示第一实施例所涉及的半导体存储装置的制造方法的各工序的剖面图。补充说明一下，图4(a)、图5(a)、图6(a)、图7(a)及图8(a)，对应于沿图1中的A-A’线的剖面结构；图4(b)、图5(b)、图6(b)、图7(b)及图8(b)，对应于沿图1中的B-B’线的剖面结构。
首先，如图4(a)和图4(b)所示，在例如P型半导体衬底1上形成元件隔离2后，为了形成逻辑部的N沟道晶体管、P沟道晶体管以及存储器单元晶体管，依次实施阱注入、沟道停止注入及为控制阈值所进行的杂质注入，省略图示。之后，在存储器单元区域和虚拟单元区域的各个半导体衬底1上隔着栅极绝缘膜3形成成为字线的栅电极20和成为虚拟字线的虚拟栅电极21。接着，向存储器单元区域和虚拟单元区域的各个半导体衬底1注入例如磷(P)离子，形成N型杂质扩散层5。补充说明一下，在逻辑部实施所谓的轻掺杂漏极(LDD：lightly doped drain)注入或延伸(Extension)注入，省略图示。
接着，如图5(a)和图5(b)所示，在各个栅电极20和虚拟栅电极21侧面上形成绝缘性侧壁6之后，在逻辑部进行为形成源极·漏极区域所进行的离子注入，省略图示。之后，根据需要将逻辑部的衬底表面和栅电极表面硅化物化后，在包括栅电极20和虚拟栅电极21的各自的上面的半导体衬底1的上方形成由例如硼磷硅酸盐玻璃膜构成的第一层间绝缘膜7。这时，也可以在第一层间绝缘膜7下面形成氮化硅(Si3N4)膜等。之后，利用化学机械抛光(CMP：chemical mechanical polishing)将第一层间绝缘膜7的表面平坦化后，在第一层间绝缘膜7中形成用以使杂质扩散层5和存储器单元或虚拟单元的电容器互相连接的柱塞8A和用以使杂质扩散层5和位线互相连接的柱塞8B。柱塞8A和柱塞8B，由例如多晶硅组成。
接着，如图6(a)和图6(b)所示，在存储器单元区域和虚拟单元区域选择性地形成氮化硅(Si3N4)膜9后，在整个半导体衬底1上形成由例如硼磷硅酸盐玻璃膜构成的第二层间绝缘膜10。之后，形成分别在下部电极形成区域和虚拟下部电极形成区域具有开口部的抗蚀图案(未示)，再以该抗蚀图案作掩模，选择性地除去位于形成下部电极12A的区域和形成虚拟下部电极12B的区域的第二层间绝缘膜10和氮化硅膜9。这样，就形成了存储器单元的电容器形成用凹部和虚拟单元的电容器形成用凹部。在此，柱塞8A上面在各电容器形成用凹部底部露出。之后，在整个半导体衬底1上形成例如半球状颗粒多晶硅膜后，对该多晶硅膜进行反复腐蚀(etch back)或化学机械抛光，在存储器单元的电容器形成用凹部的壁面、底部上形成与柱塞8A连接的下部电极12A，并且在虚拟单元的电容器形成用凹部的壁面、底部上形成与柱塞8A连接的虚拟下部电极12B。
接着，如图7(a)和图7(b)所示，在包括下部电极12A上面的存储器单元区域上和包括虚拟下部电极12B上面的虚拟单元区域上依次形成由例如Ta2O5组成、厚度10nm的电容绝缘膜13和由例如TiN组成、厚度50nm的上部电极14。这样，就形成了由下部电极12A、电容绝缘膜13及上部电极14构成的存储器单元的电容器，并且形成了由虚拟下部电极12B、电容绝缘膜13及上部电极14构成的虚拟单元的电容器。
接着，如图8(a)和图8(b)所示，在包括上部电极14上面的第二层间绝缘膜10的上方形成由例如非掺杂硅酸盐玻璃膜构成的第三层间绝缘膜15之后，将该第三层间绝缘膜15的表面平坦化。之后，在氮化硅膜9、第二层间绝缘膜10及第三层间绝缘膜15中形成与柱塞8B连接的位线触点16。这时，在第三层间绝缘膜15中形成与上部电极14连接的触点，省略图示。
补充说明一下，在本实施例中，用利用一般而言埋入特性很优秀的高密度等离子(HDP)的方法形成非掺杂硅酸盐玻璃膜，以该非掺杂硅酸盐玻璃膜作为第三层间绝缘膜15。如上所述，通过形成该非掺杂硅酸盐玻璃膜时的等离子体处理注入到上部电极14中的电荷，优先通过虚拟单元的电容绝缘膜13跑到虚拟下部电极12B中。因此，能够防止因等离子体而造成的损害使存储器单元本身的电容绝缘膜13恶化。
接着，用众所周知的技术形成多层布线(包括图2(a)和图2(b)所示的位线(布线)17和主字线(形成在位线17的上方且通过触点与字线(栅电极20)连接的金属布线))。这样，本实施例的动态随机存取存储器就做好了。
如上所述，根据第一实施例，只要将虚拟下部电极12B的短边尺寸设计得比下部电极12A的短边尺寸小，就能够用虚拟单元吸收在形成构成存储器单元的电容器后的工序中产生的、因充电而造成的损害。因此，能够形成可靠性很高的动态随机存取存储器的存储器单元。
根据第一实施例，在形成下部电极12A的同时，形成短边尺寸更小的虚拟下部电极12B。因此，即使不追加新工序，也只要对掩模的设计进行调整，就能够形成可靠性很高的动态随机存取存储器的存储器单元。
补充说明一下，在第一实施例中，以具有栈型电容器的动态随机存取存储器作为对象。即使以具有沟道(trench)型电容器的动态随机存取存储器作为对象，来代替所述具有栈型电容器的动态随机存取存储器，也能够得到同样的效果。另外，也可以以动态随机存取存储器以外的其他种类的存储器作对象，这是不言而喻的。
(第二实施例)
下面，参照附图说明本发明的第二实施例所涉及的半导体存储装置及其制造方法。
图9是显示第二实施例所涉及的半导体存储装置(具体而言，是动态随机存取存储器)的存储器单元的俯视图；图10(a)和图10(b)是沿图9中的A-A’线和B-B’线的剖面图。补充说明一下，在图9、图10(a)及图10(b)中，用同一个符号显示与图1、图2(a)及图2(b)中所示的第一实施例相同的结构因素，说明就省略不提了。在图9中，省略了一部分结构因素的图示。
如图9、图10(a)及图10(b)所示，第二实施例与第一实施例不同之处如下：在虚拟单元区域，在形成下部电极时用作蚀刻阻止物的氮化硅9已经被除去，在虚拟下部电极12B底面中形成有凸凹，使虚拟下部电极12B底面的至少一部分位于与虚拟下部电极12B连接的柱塞8A上面的下方。具体而言，如图10(a)所示，虚拟下部电极12B在与它连接的柱塞8A侧边形成有在存储器单元本身的下部电极12A中看不到的、宽度较窄的凹部30。因此，如在第一实施例中参照图3所说明，在虚拟单元的电容器中的形成宽度较窄的凹部30的部分，与存储器单元的电容器相比，产生在每单位面积中的漏电流量较多。换句话说，漏电流容易跑到虚拟单元的电容器中。因此，即使在形成构成存储器单元的电容器后的工序中发生了因等离子体而造成的损害的情况下，该因等离子体而造成的损害所产生的电荷(漏电流)也优先跑到虚拟单元的电容器中。因此，能够回避会在存储器单元本身的电容绝缘膜13中发生的、因充电而造成的损害。
补充说明一下，如图9、图10(a)及图10(b)所示，在第二实施例中，下部电极12A的短边尺寸和虚拟下部电极12B的短边尺寸相等，与第一实施例不同。
下面，参照附图说明第二实施例所涉及的半导体存储装置的制造方法。
图11(a)和图11(b)、图12(a)和图12(b)、图13(a)和图13(b)、图14(a)和图14(b)、图15(a)和图15(b)、图16(a)和图16(b)、图17(a)和图17(b)及图18(a)和图18(b)，是显示第二实施例所涉及的半导体存储装置的制造方法的各工序的剖面图。补充说明一下，图11(a)、图12(a)、图13(a)、图14(a)、图15(a)图16(a)、图17(a)及图18(a)，对应于沿图9中的A-A’线的剖面结构；图11(b)、图12(b)、图13(b)、图14(b)、图15(b)图16(b)、图17(b)及图18(b)，对应于沿图9中的B-B’线的剖面结构。
首先，与第一实施例的图4(a)和图4(b)、图5(a)和图5(b)所示的工序一样，在第一层间绝缘膜7中形成柱塞8A和柱塞8B后，在整个第一层间绝缘膜7上形成氮化硅膜9，如图11(a)和图11(b)所示。之后，如图12(a)和图12(b)所示，选择性地除去虚拟单元区域的氮化硅膜9。换句话说，使氮化硅膜9仅残留在存储器单元区域。
接着，如图13(a)和图13(b)所示，在整个半导体衬底1上形成由例如硼磷硅酸盐玻璃膜构成的第二层间绝缘膜10。之后，形成分别在下部电极形成区域和虚拟下部电极形成区域具有开口部的抗蚀图案(未示)，再以该抗蚀图案作掩模，选择性地除去位于形成下部电极12A的区域和形成虚拟下部电极12B的区域的第二层间绝缘膜10，如图14(a)和图14(b)所示。这样，就形成了存储器单元的电容器形成用凹部和虚拟单元的电容器形成用凹部。这时，在存储器单元区域，因为残留着的氮化硅膜9作为蚀刻阻止物起到作用，所以第二层间绝缘膜10的蚀刻由氮化硅膜9阻止。然而，在虚拟单元区域，因为在第二层间绝缘膜10下面未设氮化硅膜9，所以第二层间绝缘膜10的蚀刻后，第一层间绝缘膜7的一部分接着被蚀刻。结果是，与虚拟下部电极12B连接的柱塞8A上部露出。
之后，如图15(a)和图15(b)所示，以所述抗蚀图案作掩模，除去在存储器单元的电容器形成用凹部露出的氮化硅膜9，使与下部电极12A连接的柱塞8A上面在该凹部底部露出。这时，在虚拟单元的电容器形成用凹部露出的第一层间绝缘膜7被进一步蚀刻，与虚拟下部电极12B连接的柱塞8A上部的露出范围变大。
接着，如图16(a)和图16(b)所示，在整个半导体衬底1的上方形成例如半球状颗粒多晶硅膜后，对该半球状颗粒多晶硅膜进行反复腐蚀或化学机械抛光，在存储器单元的电容器形成用凹部的壁面、底部上形成与柱塞8A连接的下部电极12A，并且在虚拟单元的电容器形成用凹部的壁面、底部上形成与柱塞8A连接的虚拟下部电极12B。这时，在虚拟单元的电容器形成用凹部中，因为柱塞8A周边的第一层间绝缘膜7已经被蚀刻，使得该柱塞8A突出，所以在虚拟下部电极12B底面中有了凹凸，虚拟下部电极12B底面的至少一部分位于柱塞8A上面的下方。更具体而言，虚拟下部电极12B在柱塞8A侧边形成在存储器单元本身的下部电极12A中看不到的、宽度较窄的凹部30。
接着，如图17(a)和图17(b)所示，在包括下部电极12A上面的存储器单元区域上和包括虚拟下部电极12B上面的虚拟单元区域上，依次形成由例如Ta2O5组成、厚度10nm的电容绝缘膜13和由例如TiN组成、厚度50nm的上部电极14。这样，就形成了由下部电极12A、电容绝缘膜13及上部电极14构成的存储器单元的电容器，并且形成了由虚拟下部电极12B、电容绝缘膜13及上部电极14构成的虚拟单元的电容器。
接着，如图18(a)和图18(b)所示，在包括上部电极14上面的第二层间绝缘膜10的上方形成由例如非掺杂硅酸盐玻璃膜构成的第三层间绝缘膜15后，将该第三层间绝缘膜15的表面平坦化。之后，在氮化硅膜9、第二层间绝缘膜10及第三层间绝缘膜15中形成与柱塞8B连接的位线触点16。这时，在第三层间绝缘膜15中形成与上部电极14连接的触点，省略图示。
补充说明一下，在本实施例中，用利用一般而言埋入特性很优秀的高密度等离子(HDP)的方法形成非掺杂硅酸盐玻璃膜，以该非掺杂硅酸盐玻璃膜作为第三层间绝缘膜15。如上所述，通过形成该非掺杂硅酸盐玻璃膜时的等离子体处理注入到上部电极14中的电荷，优先通过虚拟单元的电容绝缘膜13跑到虚拟下部电极12B中。因此，能够防止因等离子体而造成的损害使存储器单元本身的电容绝缘膜13恶化。
接着，用众所周知的技术形成多层布线(包括图10(a)和图10(b)所示的位线(布线)17和主字线(形成在位线17的上方且通过触点与字线(栅电极20)连接的金属布线))。这样，本实施例的动态随机存取存储器就做好了。
如上所述，根据第二实施例，只要在对当形成下部电极时用作蚀刻阻止物的氮化硅9进行图案形成时除去虚拟单元区域的氮化硅9，就能够在虚拟下部电极12B中形成微细的凹部30，能够在虚拟单元的电容器中形成有该凹部30的部分使漏电流容易流动。也就是说，能够用虚拟单元吸收在形成构成存储器单元的电容器后的工序中产生的、因充电而造成的损害。因此，能够形成可靠性很高的动态随机存取存储器的存储器单元。
根据第二实施例，在对当形成下部电极时用作蚀刻阻止物的氮化硅9进行图案形成时除去虚拟单元区域的氮化硅9。因此，即使不追加新工序，也只要对掩模的设计进行调整，就能够形成可靠性很高的动态随机存取存储器的存储器单元。
补充说明一下，在第二实施例中，也可以以动态随机存取存储器以外的其他种类的存储器作对象，这是不言而喻的。
在第二实施例中，也可以如第一实施例那样，将虚拟下部电极12B的短边尺寸设定得比下部电极12A的短边尺寸小。这样，漏电流就更容易跑到虚拟单元的电容器中。
(第三实施例)
下面，参照附图说明本发明的第三实施例所涉及的半导体存储装置及其制造方法。
图19是显示第三实施例所涉及的半导体存储装置(具体而言，是动态随机存取存储器)的存储器单元的俯视图；图20(a)和图20(b)是沿图19中的A-A’线和B-B’线的剖面图。补充说明一下，在图19、图20(a)及图20(b)中，用同一个符号显示与图1、图2(a)和图2(b)中所示的第一实施例相同的结构因素，说明就省略不提了。在图19中，省略了一部分结构因素的图示。
如图19、图20(a)及图20(b)所示，第三实施例与第一实施例不同之处如下：呈筒状的虚拟下部电极12B的内壁面和外壁面的一部分，分别夹着电容绝缘膜13与上部电极14面对面。就是说，虚拟下部电极12B具有凸部32，在凸部32两侧(即虚拟下部电极12B壁部的内侧和外侧)形成电容。与此相对，呈筒状的下部电极12A，仅其内壁面夹着电容绝缘膜13与上部电极14面对面，与第一实施例一样。
因而，在虚拟下部电极12B的凸部32中，由于电场的集中，漏电流很容易流动。换句话说，在虚拟单元的电容器中的形成有凸部32的部分，与存储器单元的电容器相比产生在每单位面积中的漏电流量较多。因此，即使在形成构成存储器单元的电容器后的工序中发生了因等离子体而造成的损害的情况下，该因等离子体而造成的损害所产生的电荷(漏电流)也优先跑到虚拟单元的电容器中。因此，能够回避会在存储器单元本身的电容绝缘膜13中发生的、因充电而造成的损害。
补充说明一下，在第三实施例中，如图19、图20(a)及图20(b)所示，下部电极12A的短边尺寸和虚拟下部电极12B的短边尺寸相等，与第一实施例不同。
下面，参照附图说明第三实施例所涉及的半导体存储装置的制造方法。
图21(a)和图21(b)、图22(a)和图22(b)、图23(a)和图23(b)及图24(a)和图24(b)，是显示第三实施例所涉及的半导体存储装置的制造方法的各工序的剖面图。补充说明一下，图21(a)、图22(a)、图23(a)及图24(a)，对应于沿图19中的A-A’线的剖面结构；图21(b)、图22(b)、图23(b)及图24(b)，对应于沿图19中的B-B’线的剖面结构。
首先，与第一实施例的图4(a)和图4(b)、图5(a)和图5(b)及图6(a)和图6(b)所示的工序一样，在存储器单元的电容器形成用凹部的壁面、底部上形成与柱塞8A连接且呈筒状的下部电极12A，并且在虚拟单元的电容器形成用凹部的壁面、底部上形成与柱塞8A连接且呈筒状的虚拟下部电极12B。
接着，如图21(a)和图21(b)所示，形成在虚拟下部电极12B上和第二层间绝缘膜10中的虚拟下部电极12B附近的上面具有开口部的抗蚀图案31。
接着，如图22(a)和图22(b)所示，以抗蚀图案31作掩模，通过利用干蚀刻选择性地除去第二层间绝缘膜10的露出部分，在虚拟下部电极12B中形成凸部32。之后，除去抗蚀图案31。
接着，如图23(a)和图23(b)所示，在包括下部电极12A上面的存储器单元区域上和包括虚拟下部电极12B上面的虚拟单元区域上依次形成由例如Ta2O5组成、厚度10nm的电容绝缘膜13和由例如TiN组成、厚度50nm的上部电极14。这样，就形成了由下部电极12A、电容绝缘膜13及上部电极14构成的存储器单元的电容器，并且形成了由虚拟下部电极12B、电容绝缘膜13及上部电极14构成的虚拟单元的电容器。这时，只有下部电极12A的内壁面夹着电容绝缘膜13与上部电极14面对面，与此相对，虚拟下部电极12B的内壁面和外壁面的一部分夹着电容绝缘膜13与上部电极14面对面。
接着，如图24(a)和图24(b)所示，在包括上部电极14上面的第二层间绝缘膜10的上方形成由例如非掺杂硅酸盐玻璃膜构成的第三层间绝缘膜15后，将该第三层间绝缘膜15的表面平坦化。之后，在氮化硅膜9、第二层间绝缘膜10及第三层间绝缘膜15中形成与柱塞8B连接的位线触点16。这时，在第三层间绝缘膜15中形成与上部电极14连接的触点，省略图示。
补充说明一下，在本实施例中，用利用一般而言埋入特性很优秀的高密度等离子(HDP)的方法形成非掺杂硅酸盐玻璃膜，以该非掺杂硅酸盐玻璃膜作为第三层间绝缘膜15。如上所述，通过形成该非掺杂硅酸盐玻璃膜时的等离子体处理注入到上部电极14中的电荷，优先通过虚拟单元的电容绝缘膜13跑到虚拟下部电极12B中。因此，能够防止因等离子体而造成的损害使存储器单元本身的电容绝缘膜13恶化。
接着，用众所周知的技术形成多层布线(包括图20(a)和图20(b)所示的位线(布线)17和主字线(形成在位线17的上方且通过触点与字线(栅电极20)连接的金属布线))。这样，本实施例的动态随机存取存储器就做好了。
如上所述，根据第三实施例，能通过在虚拟下部电极12B中形成凸部32，利用该凸部32中的电场的集中形成漏途径(leak pass)。也就是说，能够用虚拟单元吸收在形成构成存储器单元的电容器后的工序中产生的、因充电而造成的损害。因此，能够形成可靠性很高的动态随机存取存储器的存储器单元。
根据第三实施例，只要追加为在虚拟下部电极12B中形成凸部32所进行的光刻工序和蚀刻工序，就能够形成可靠性很高的动态随机存取存储器的存储器单元。
补充说明一下，在第三实施例中，也可以以动态随机存取存储器以外的其他种类的存储器作对象，这是不言而喻的。
在第三实施例中，也可以如第一实施例那样，将虚拟下部电极12B的短边尺寸设计得比下部电极12A的短边尺寸小。这样，漏电流就更容易跑到虚拟单元的电容器中。
在第三实施例中，也可以如第二实施例那样，在虚拟下部电极12B底面中形成凸凹，以虚拟下部电极12B底面的至少一部分位于柱塞8A上面的下方。这样，漏电流就更容易跑到虚拟单元的电容器中。
(第四实施例)
下面，参照附图说明本发明的第四实施例所涉及的半导体存储装置及其制造方法。
本发明的第四实施例所涉及的半导体存储装置的平面结构，基本上与图1中所示的第一实施例一样。图25(a)和图25(b)，分别是第四实施例所涉及的半导体存储装置的剖面图，图25(a)是沿图1中的A-A ’线的剖面图；图25(b)是沿图1中的B-B’线的剖面图。补充说明一下，在图25(a)和图25(b)中，用同一个符号显示与图1、图2(a)及图2(b)中所示的第一实施例相同的结构因素，说明就省略不提了。
如图25(a)和图25(b)所示，第四实施例与第一实施例不同之处如下：在虚拟单元区域的半导体衬底1表面部形成有与杂质扩散层5相比N型杂质浓度较高的N+型杂质扩散层41，该N+型杂质扩散层41代替了该N型杂质扩散层5。换句话说，在虚拟单元区域，与在和存储器单元区域的半导体衬底1之间有PN结的杂质扩散层5相比杂质浓度较高的杂质扩散层41，在和半导体衬底1之间有PN结。就是说，通过柱塞8A与虚拟下部电极12B电连接且成为虚拟单元晶体管的源极·漏极区域的杂质扩散层41的杂质浓度，高于通过柱塞8A与下部电极12A电连接且成为存储器单元晶体管的源极·漏极区域的杂质扩散层5的杂质浓度。
因此，在虚拟单元区域的PN结中，与存储器单元区域的PN结相比，漏电流更容易流动。换句话说，与产生在存储器单元的电容器的每单位面积中的漏电流量相比，产生在虚拟单元的电容器的每单位面积中的漏电流量较多。因此，即使在形成构成存储器单元的电容器后的工序中发生了因等离子体而造成的损害的情况下，该因等离子体而造成的损害所产生的电荷(漏电流)也优先从虚拟单元的电容器跑到杂质扩散层41中。因此，能够回避会在存储器单元本身的电容绝缘膜13中发生的、因充电而造成的损害。
补充说明一下，在第四实施例中，杂质扩散层5的杂质浓度例如为2×1018atoms/cm3左右，是与通常的轻掺杂漏极区域一样的程度。与此相对，杂质扩散层41的杂质浓度例如为2×1020atoms/cm3左右。
接着，参照附图说明第四实施例所涉及的半导体存储装置的制造方法。
图26(a)和图26(b)、图27(a)和图27(b)，是显示第四实施例所涉及的半导体存储装置的制造方法的各工序的剖面图。补充说明一下，图26(a)和图27(a)对应于沿图1中的A-A’线的剖面结构；图26(b)和图27(b)对应于沿图1中的B-B’线的剖面结构。
首先，与第一实施例的图4(a)和图4(b)所示的工序一样，如图26(a)和图26(b)所示，在例如P型半导体衬底1上形成元件隔离2后，为了形成逻辑部的N沟道晶体管、P沟道晶体管以及存储器单元晶体管，依次实施阱注入、沟道停止注入及为控制阈值所进行的杂质注入，省略图示。之后，在存储器单元区域和虚拟单元区域的各个半导体衬底1上隔着栅极绝缘膜3形成成为字线的栅电极20和成为虚拟字线的虚拟栅电极21。接着，以分别在至少存储器单元区域和虚拟单元区域具有开口部的抗蚀图案(未示)作掩模，向半导体衬底1注入例如磷(P)离子，形成N型杂质扩散层5。这时，例如注入能量10keV，剂量2×1013ions/cm2。补充说明一下，在逻辑部实施所谓的轻掺杂漏极注入或延伸注入，省略图示。
接着，如图27(a)和图27(b)所示，以至少覆盖存储器单元区域且在至少虚拟单元区域和逻辑部的N沟道晶体管形成区域(未示)具有开口部的抗蚀图案40作为掩模，向半导体衬底1注入用以形成逻辑部的N沟道晶体管的源极·漏极区域的例如砷(As)离子。这时，例如注入能量50keV，剂量5×1015ions/cm2。这样，在虚拟单元区域来形成与杂质扩散层5相比N型杂质浓度较高的N+型杂质扩散层41。
关于以后的工序，与图5(a)和图5(b)、图6(a)和图6(b)、图7(a)和图7(b)及图8(a)和图8(b)所示的第一实施例一样。
如上所述，根据第四实施例，形成与成为存储器单元晶体管的源极·漏极区域的杂质扩散层5相比杂质浓度较高的杂质扩散层41，并以它作为虚拟单元晶体管的源极·漏极区域。因此，由于因等离子体而造成的损害，被注入到虚拟下部电极12B中的电荷，更容易跑到半导体衬底1中。就是说，能够用虚拟单元吸收在形成构成存储器单元的电容器后的工序中产生的、因充电而造成的损害。因此，能够形成可靠性很高的动态随机存取存储器的存储器单元。
根据第四实施例，在注入用以形成逻辑部的N沟道晶体管的源极·漏极区域的离子时，形成杂质扩散层41。因此，即使不追加新工序，也只要对掩模的设计进行调整，就能够形成可靠性很高的动态随机存取存储器的存储器单元。
补充说明一下，在第四实施例中，以具有栈型电容器的动态随机存取存储器作为对象。即使以具有沟道(trench)型电容器的动态随机存取存储器作为对象，来代替所述具有栈型电容器的动态随机存取存储器，也能够得到同样的效果。另外，也可以以动态随机存取存储器以外的其他种类的存储器作对象，这是不言而喻的。
在第四实施例中，以第一实施例所涉及的半导体存储装置及其制造方法为对象，在虚拟单元区域形成了高浓度N型杂质扩散层41。但是，即使以第二或第三实施例所涉及的半导体存储装置及其制造方法为对象，来代替所述以第一实施例所涉及的半导体存储装置及其制造方法为对象的做法，在虚拟单元区域形成高浓度N型杂质扩散层41，也能够得到同样的效果。
也可以是这样的，在第四实施例中，倒换用以形成杂质扩散层5的离子注入工序(参照图26(a)和图26(b))和用以形成杂质扩散层41的离子注入工序(参照图27(a)和图27(b))的实施顺序。也可以是这样的，在用以形成杂质扩散层5的离子注入工序中，向虚拟单元区域的半导体衬底1不进行离子注入。也可以是这样的，在与用以形成逻辑部的N沟道晶体管的源极·漏极区域的离子注入不同的时候，实施用以形成杂质扩散层41的离子注入。也可以是这样的，将杂质扩散层5中的与柱塞8A连接的部分的杂质浓度设计得比其他部分高。
—工业实用性—
综上所述，在将本发明用到半导体存储装置中的情况下，能够得到存储器单元的可靠性提高的效果，非常有用。

Claims (9)

1.一种半导体存储装置，具有存储器单元和虚拟单元，其特征在于：
所述虚拟单元的电容器中的每单位面积的漏电流量，多于所述存储器单元的电容器。
2.根据权利要求1所述的半导体存储装置，其特征在于：
构成所述虚拟单元的电容器的虚拟下部电极的短边尺寸，小于构成所述存储器单元的电容器的下部电极的短边尺寸。
3.根据权利要求1所述的半导体存储装置，其特征在于：
所述存储器单元的电容器和所述虚拟单元的电容器是栈型电容器，
构成所述存储器单元的电容器的下部电极，通过接触柱塞与存储器单元晶体管连接，
构成所述虚拟单元的电容器的虚拟下部电极，通过其他接触柱塞与虚拟单元晶体管连接，
在所述虚拟下部电极底面中形成有凸凹，使所述虚拟下部电极底面的至少一部分位于所述其他接触柱塞上面的下方。
4.根据权利要求1所述的半导体存储装置，其特征在于：
所述存储器单元的电容器和所述虚拟单元的电容器是栈型电容器，
构成所述存储器单元的电容器的下部电极呈筒状，并且只有其内壁面夹着电容绝缘膜与上部电极面对面，
构成所述虚拟单元的电容器的虚拟下部电极呈筒状，并且其内壁面和外壁面的一部分分别夹着所述电容绝缘膜与所述上部电极面对面。
5.根据权利要求1至4中的任一权利要求所述的半导体存储装置，其特征在于：
构成所述存储器单元的电容器的下部电极，与存储器单元晶体管电连接，
构成所述虚拟单元的电容器的虚拟下部电极，与虚拟单元晶体管电连接，
构成所述虚拟单元晶体管的第二杂质层的杂质浓度，高于构成所述存储器单元晶体管的第一杂质层的杂质浓度。
6.一种半导体存储装置的制造方法，该半导体存储装置包括分别具有栈型电容器的存储器单元和虚拟单元，其特征在于：包括：
在已形成有存储器单元晶体管和虚拟单元晶体管的半导体衬底上形成与所述存储器单元晶体管电连接的下部电极，同时形成与所述虚拟单元晶体管电连接的虚拟下部电极的工序；
所述虚拟下部电极的短边尺寸，小于所述下部电极的短边尺寸。
7.一种半导体存储装置的制造方法，该半导体存储装置包括分别具有栈型电容器的存储器单元和虚拟单元，其特征在于：包括：
在半导体衬底上形成存储器单元晶体管和虚拟单元晶体管的工序，
在所述存储器单元晶体管和所述虚拟单元晶体管的各自上形成第一绝缘膜的工序，
在所述第一绝缘膜中形成与所述存储器单元晶体管的杂质层连接的接触柱塞和与所述虚拟单元晶体管的杂质层连接的其他接触柱塞的工序，
在形成所述各个接触柱塞之后，在存储器单元形成区域的所述第一绝缘膜上选择性地形成成为蚀刻阻止物的第二绝缘膜的工序，
在包括所述第二绝缘膜上面的整个所述第一绝缘膜的上方形成第三绝缘膜的工序，
用分别在下部电极形成区域和虚拟下部电极形成区域具有开口部的掩模图案，通过在所述存储器单元形成区域对所述第三绝缘膜和所述第二绝缘膜进行蚀刻，来形成使所述接触柱塞的上面露出的凹部，并且通过在虚拟单元形成区域对所述第三绝缘膜和所述第一绝缘膜的一部分进行蚀刻，来形成使所述其他接触柱塞的上部露出的其他凹部的工序，以及
在所述凹部内部形成下部电极，并且在所述其他凹部内部形成虚拟下部电极的工序；
在所述虚拟下部电极底面中形成有凸凹，使所述虚拟下部电极底面的至少一部分位于所述其他接触柱塞上面的下方。
8.一种半导体存储装置的制造方法，该半导体存储装置包括分别具有栈型电容器的存储器单元和虚拟单元，其特征在于：包括：
在半导体衬底上形成存储器单元晶体管和虚拟单元晶体管的工序，
在所述存储器单元晶体管和所述虚拟单元晶体管的各自上形成第一绝缘膜的工序，
在所述第一绝缘膜中形成与所述存储器单元晶体管的杂质层连接的接触柱塞和与所述虚拟单元晶体管的杂质层连接的其他接触柱塞的工序，
在形成所述各个接触柱塞之后，在所述第一绝缘膜上形成第二绝缘膜的工序，
通过用分别在下部电极形成区域和虚拟下部电极形成区域具有开口部的第一掩模图案对所述第二绝缘膜进行蚀刻，在存储器单元形成区域形成使所述接触柱塞的上面露出的凹部，并且在虚拟单元形成区域形成使所述其他接触柱塞的上面露出的其他凹部的工序，
在所述凹部内部形成呈筒状的下部电极，并且在所述其他凹部内部形成呈筒状的虚拟下部电极的工序，以及
通过用在所述虚拟下部电极上和所述第二绝缘膜中的所述虚拟下部电极附近的部分上具有开口部的第二掩模图案对所述第二绝缘膜进行蚀刻，来使所述虚拟下部电极外壁面的至少一部分露出的工序。
9.根据权利要求6至8中的任一权利要求所述的半导体存储装置的制造方法，其特征在于：包括：
通过在形成构成所述存储器单元晶体管的栅电极和构成所述虚拟单元晶体管的虚拟栅电极之后，用分别在至少存储器单元形成区域和虚拟单元形成区域具有开口部的第一掩模图案将杂质导入到所述半导体衬底中，并且用至少覆盖所述存储器单元形成区域且至少在所述虚拟单元形成区域中具有开口部的第二掩模图案将杂质导入到所述半导体衬底中，来形成构成所述存储器单元晶体管的第一杂质层，并且形成构成所述虚拟单元晶体管且与所述第一杂质层相比杂质浓度更高的第二杂质层的工序。
CN200510125307.5A 2005-01-24 2005-11-15 半导体存储装置及其制造方法 Pending CN1812106A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005015562 2005-01-24
JP2005015562A JP4783027B2 (ja) 2005-01-24 2005-01-24 半導体記憶装置

Publications (1)

Publication Number Publication Date
CN1812106A true CN1812106A (zh) 2006-08-02

Family

ID=36695863

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200510125307.5A Pending CN1812106A (zh) 2005-01-24 2005-11-15 半导体存储装置及其制造方法

Country Status (3)

Country Link
US (1) US7485913B2 (zh)
JP (1) JP4783027B2 (zh)
CN (1) CN1812106A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102222702A (zh) * 2010-04-14 2011-10-19 中芯国际集成电路制造(上海)有限公司 电容器及其形成方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4965445B2 (ja) * 2005-07-27 2012-07-04 スパンション エルエルシー 半導体装置およびその製造方法
US7612399B2 (en) * 2005-11-08 2009-11-03 Samsung Electronics Co., Ltd. Semiconductor integrated circuit devices
US7956384B2 (en) * 2006-06-23 2011-06-07 Alpha & Omega Semiconductor Ltd. Closed cell configuration to increase channel density for sub-micron planar semiconductor power device
KR20100071211A (ko) * 2008-12-19 2010-06-29 삼성전자주식회사 셀 어레이로 인가되는 리키지 커런트를 막는 더미 셀 비트 라인 구조를 갖는 반도체 소자 및 그 형성 방법
KR20110135136A (ko) * 2010-06-10 2011-12-16 주식회사 하이닉스반도체 반도체 장치의 극미세 패턴 형성을 위한 방법
JP5591016B2 (ja) * 2010-08-09 2014-09-17 ルネサスエレクトロニクス株式会社 半導体装置、及び半導体装置の製造方法
US9159743B2 (en) * 2011-11-09 2015-10-13 Skyworks Solutions, Inc. Radio-frequency switches having silicon-on-insulator field-effect transistors with reduced linear region resistance
KR101883380B1 (ko) * 2011-12-26 2018-07-31 삼성전자주식회사 커패시터를 포함하는 반도체 소자
US9559146B2 (en) * 2014-12-23 2017-01-31 Intel Corporation Phase-change memory cell implant for dummy array leakage reduction
US10650978B2 (en) * 2017-12-15 2020-05-12 Micron Technology, Inc. Methods of incorporating leaker devices into capacitor configurations to reduce cell disturb
JP7272098B2 (ja) * 2019-05-09 2023-05-12 富士通セミコンダクターメモリソリューション株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3175870B2 (ja) * 1993-03-29 2001-06-11 松下電子工業株式会社 静電保護機能付半導体装置およびその製造方法
JP2682455B2 (ja) * 1994-07-07 1997-11-26 日本電気株式会社 半導体記憶装置およびその製造方法
TW301750B (zh) * 1995-02-08 1997-04-01 Matsushita Electric Ind Co Ltd
JPH11186524A (ja) * 1997-12-24 1999-07-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100301038B1 (ko) * 1998-03-02 2001-09-06 윤종용 씨오비(cob)를구비한반도체메모리장치및그제조방법
JPH11345946A (ja) * 1998-06-01 1999-12-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2000236076A (ja) * 1999-02-15 2000-08-29 Nec Corp 半導体装置及びその製造方法
JP2001127270A (ja) * 1999-10-27 2001-05-11 Nec Corp 半導体装置及びその製造方法
JP2002198494A (ja) 2000-10-17 2002-07-12 Matsushita Electric Ind Co Ltd 強誘電体メモリ及びその製造方法
JP4575616B2 (ja) * 2001-04-26 2010-11-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN100355073C (zh) * 2002-11-13 2007-12-12 松下电器产业株式会社 半导体器件及其制造方法
KR100818267B1 (ko) * 2003-10-27 2008-03-31 삼성전자주식회사 커패시터, 이를 구비한 반도체 소자 및 그 제조 방법
JP2005332446A (ja) * 2004-05-18 2005-12-02 Fujitsu Ltd 半導体メモリ
US7234121B2 (en) * 2005-01-06 2007-06-19 Texas Instruments Incorporated Method of fabricating an integrated circuit to improve soft error performance

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102222702A (zh) * 2010-04-14 2011-10-19 中芯国际集成电路制造(上海)有限公司 电容器及其形成方法
CN102222702B (zh) * 2010-04-14 2013-09-11 中芯国际集成电路制造(上海)有限公司 电容器及其形成方法

Also Published As

Publication number Publication date
US20060163639A1 (en) 2006-07-27
JP2006203128A (ja) 2006-08-03
US7485913B2 (en) 2009-02-03
JP4783027B2 (ja) 2011-09-28

Similar Documents

Publication Publication Date Title
CN1812106A (zh) 半导体存储装置及其制造方法
CN1324687C (zh) 半导体装置的制造方法
CN1181554C (zh) 半导体器件及其制造方法
CN1201401C (zh) 半导体器件
CN1190848C (zh) 半导体集成电路装置及其制造方法
CN1612348A (zh) 半导体器件及其制造方法
CN1956170A (zh) 用于制造半导体器件的方法
CN1755945A (zh) 半导体器件
CN1976036A (zh) 半导体器件及其制造方法
CN1240131C (zh) 半导体装置及其制造方法
CN1956222A (zh) 半导体装置及其制造方法
CN1734769A (zh) 半导体器件及其制造方法
CN1897305A (zh) 垂直沟道半导体器件及其制造方法
CN1841749A (zh) 具有增加的沟道长度的半导体器件及其制造方法
CN1705080A (zh) 半导体器件
CN1893085A (zh) 半导体装置及其制造方法
CN1638144A (zh) 半导体器件及其制造方法
CN1133211C (zh) 制造半导体器件的方法
CN1913161A (zh) 连接结构及用于制造其的方法
CN1269216C (zh) 半导体存储器件及其制造方法
CN1284243C (zh) 半导体器件及其制造方法
CN1841708A (zh) 制造快闪存储装置的方法
CN1466222A (zh) 具有电容器的半导体器件
CN101055880A (zh) 非易失性半导体存储装置
CN1523676A (zh) 半导体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication