CN102222702A - 电容器及其形成方法 - Google Patents

Abstract

一种电容器及其形成方法，所述电容器包括：多个伪电极，形成于半导体基底上且呈阵列排布；介质层，形成于所述伪电极和半导体基底表面上；第一电极和第二电极，形成于所述介质层上，所述第一电极和第二电极间填充有绝缘物。本发明改善了电容器的失配问题。

Description

电容器及其形成方法

技术领域

本发明涉及半导体器件及制造领域，特别涉及一种金属-氧化物-金属电容器及其形成方法。

背景技术

电容器是集成电路中常用的器件，由两个彼此绝缘的金属电极构成。常见的电容器有金属-绝缘体-金属(MIM，metal-insulator-metal)电容器和金属-氧化物-金属(MOM，metal-oxide-metal)电容器，其中MOM电容器由于其制造工艺简单而得到了更广泛的应用。

已经公开的申请号为200710145334.8的中国专利申请中公开了一种堆叠式金属-氧化物-金属电容器结构，该结构包括多个金属层，呈堆叠关系，其中每一金属层包括平行且分隔开的多个导电电极线，所述导电电极线之间包括电介质，且所述导电线由多个导电镶嵌部分电性交互连接在金属层之间，从而形成了堆叠式的金属-氧化物-金属电容器结构，增加了电极耦合面积，增大了电容。

现有技术的金属-氧化物-金属电容器的结构越来越复杂，因而其形成过程也相应的变复杂，使得其失配(mismatch)问题越来越严重。所述失配指的是具有同样结构的彼此独立的电容器，由于生产工艺中的偏差导致不同电容器的电容值不尽相同，存在偏差。例如形成于晶圆边缘的电容器与形成于晶圆中心区域的电容器由于工艺偏差，其电极的金属层厚度和介质层的厚度存在一定的偏差，使得其电极之间的耦合面积有略微的不同，从而导致两者的电容值不同。电容的失配问题是造成模拟集成电路中非线性误差的一个主要原因。

发明内容

本发明解决的问题是提供一种电容器及其形成方法，改善电容器的失配问题。

为解决上述问题，本发明提供了一种电容器，包括：

多个伪电极，形成于半导体基底上且呈阵列排布；

介质层，形成于所述伪电极和半导体基底表面上；

第一电极和第二电极，形成于所述介质层上，所述第一电极和第二电极间填充有绝缘物。

可选的，所述伪电极的材料选自多晶硅、金属、或者掺杂的单晶硅。

可选的，所述伪电极的形状为长方体，其长度为4μm至6μm，宽度为1μm至3μm，高度为

至

可选的，位于同一行的伪电极之间的间距为1μm至3μm。

可选的，位于同一列的伪电极之间的间距为1μm至3μm。

可选的，所述伪电极表面的介质层的高度比所述半导体基底表面的介质层的高度高

至

可选的，所述第一电极和第二电极为多层堆叠结构，位于不同金属层的所述第一电极和第二电极分别通过通孔电连接。

可选的，各金属层的所述第一电极和第二电极分别包括柄部和连接于所述柄部上的多个梳指部，所述第一电极和第二电极的梳指部相互穿插排布。

可选的，所述第一电极的梳指部正对于相邻的上层和下层金属层中的第二电极的梳指部。

为解决上述问题，本发明提供了一种电容器的形成方法，包括：

提供半导体基底；

在所述半导体基底表面形成多个伪电极，所述多个伪电极呈阵列排布；

在所述伪电极和半导体基底表面形成介质层；

在所述介质层上形成彼此绝缘的第一电极和第二电极，所述第一电极和第二电极间填充有绝缘物。

可选的，所述形成多个伪电极包括：在所述半导体基底表面形成伪电极层，对所述伪电极层进行刻蚀，形成呈阵列排布的多个伪电极。

可选的，所述伪电极层的材料选自多晶硅、金属、或者掺杂的单晶硅。

可选的，所述伪电极表面的介质层的高度比所述半导体基底表面的介质层的高度高

至

可选的，伪电极的长度为4μm至6μm，宽度为1μm至3μm，高度为

至

可选的，位于同一行的伪电极之间的间距为1μm至3μm。

可选的，位于同一列的伪电极之间的间距为1μm至3μm。

与现有技术相比，本发明的技术方案有如下优点：

本技术方案的电容器中包括了形成于电容器极板下方的呈阵列排布的伪电极，从而改善了电容器的失配问题。

附图说明

图1是本发明实施例的电容器中的金属电极的结构示意图；

图2是本发明实施例的电容器中的伪电极的结构分解示意图；

图3是图2所示结构的剖面结构示意图；

图4是图1所示结构沿aa方向的剖面结构示意图；

图5是图1所示结构沿bb方向的剖面结构示意图；

图6是本发明实施例的电容器形成方法的流程结构示意图；

图7至图11是本发明实施例的电容器形成方法的流程示意图；

图12是本发明实施例形成的电容器与现有技术的电容器的失配问题的对比。

具体实施方式

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。

现有技术的金属-氧化物-金属电容器都是直接形成于半导体基底上的，为了增大电容值，所述电容器的结构越来越复杂，如多层堆叠式结构，使得形成的电容器的失配问题较严重，影响了使用该电容器形成的集成电路的性能。

本发明的技术方案首先在半导体基底上形成呈阵列排布的伪电极，再在所述伪电极和半导体基底上形成介质层，之后在介质层上形成电容器的金属电极。经过发明人测量研究，本技术方案的电容器较明显的改善了失配问题。

图1示出了本发明实施例的电容器中的金属电极的结构示意图。如图1所示，本实施例的电容器的金属电极为多层堆叠式的结构，其中，每一金属层的第一电极101包括柄部101a和连接于所述柄部101a的多个梳指部101b，第二电极102包括柄部102a和连接于所述柄部102a的多个梳指部102b，所述第一电极101的梳指部101b与所述第二电极102的梳指部102b相互穿插排布。

所述第一电极101和第二电极102为多层堆叠结构，形成于多个不同的金属层，不同金属层中的第一电极101的柄部101a通过通孔103a连接，不同金属层中的第二电极102的柄部102a通过通孔103b连接，使得位于不同金属层的第一电极电连接在一起，作为电容器的一个极板电极，同时位于不同金属层的第二电极也电连接在一起，作为电容器的另一个极板电极。图1所示的本实施例的金属电极为4层结构，在其他实施例中可以为其他层数的堆叠结构，如3层、6层等。

图1中所示的金属电极结构中，第一电极101的梳指部101b正对于其相邻的上层和下层金属层中的第二电极102的梳指部102b。两个电极的梳指部正对有利于增大极板的正对面积，增加电容。另外，在本发明的其他实施例中，位于不同金属层的两个电极的梳指部也可以非正对，如交错排布。

需要说明的是，所述第一电极101和第二电极102彼此绝缘，它们之间填充有绝缘物，本实施例中为氧化硅，从而构成了金属-氧化物-金属电容器的结构。

图2为本实施例的电容器中的伪电极的结构分解示意图。如图2所示，本实施例中包括多个伪电极104，呈阵列排布，所述伪电极104形成于半导体基底100上。在一具体实施例中，所述半导体基底100可以为单晶硅、多晶硅或非晶硅材质构成的晶圆，也可以为绝缘体上硅(SOI，Silicon On Insulator)结构或硅上外延层结构。所述伪电极104与图1中的所述第一电极101和第二电极102之间并没有电性连接，因而为伪电极(dummy)。

所述伪电极104的材料选自多晶硅、金属、或者掺杂的单晶硅，本实施例中优选为多晶硅。

本实施例中所述伪电极104的形状为长方体，其长度L为4μm至6μm，宽度W为1μm至3μm，高度H为

至本实施例中优选的长度L为5μm，宽度W为2μm，高度H为

同一行的伪电极之间的距离与同一列的伪电极之间的距离可以相同，也可以不同。位于同一行的伪电极104之间的间距D为1μm至3μm，位于同一列的伪电极104之间的间距d为1μm至3μm。

在所述伪电极104和半导体基底100的表面上还形成有介质层105，用于对所述伪电极104和其上的金属极板进行电性隔离。为了清楚的示出伪电极104的结构，图2中将所述介质层105与半导体基底100分离，在实际应用中所述介质层105是形成于所述伪电极104和半导体基底100的表面上的。本实施例中所述介质层的材料为氧化硅，覆盖所述伪电极104和半导体基底100的表面。所述伪电极104表面的介质层105的高度高于所述半导体基底100表面的介质层105的高度，其高度差为h。

图1所示的结构形成于图2所示结构之上，构成了本发明实施例的电容器。

图3为图2所示结构的剖面结构示意图。如图3所示，包括，半导体基底100，形成于所述半导体基底100上的伪电极104，形成于所述伪电极104和半导体基底100表面上的介质层105。其中，位于所述伪电极105表面上的介质层105的高度比位于所述半导体基底100表面上的介质层105的高度高，其高度差h的范围为

至

图4为图1中所示结构沿aa方向的剖面结构示意图，主要包括第一电极101和第二电极102，分别形成于金属层M1、M2、M3和M4中，其中位于不同金属层的第一电极101通过通孔103a电连接在一起，位于不同金属层的第二电极102通过通孔103b电连接在一起。需要说明的是，位于第一金属层M1中的金属极板(即与所述伪电极相邻的金属层中的金属极板)的下方具有凹槽101c，所述凹槽101c的位置与所述伪电极104相对应，同样呈阵列排布。所述凹槽101c的形成原因参见图3中所示的剖面结构，由于伪电极104的存在，使得其上方的介质层105的高度略高，从而在金属极板的形成过程中使得第一金属层M1在相应的位置形成凹槽，所述形成过程将在之后的实施例中进行详细描述。另外，在所述第一电极101和第二电极102之间的空隙中填充有绝缘物，本实施例中具体为氧化硅。

图5为图1中所示结构沿bb方向的剖面结构示意图，本实施例中第一电极101连接电源负极，第二电极102连接电源正极。第二电极102的梳指部与其同一金属层中的第一电极101的梳指部正对，而且与相邻的上层和下层金属层中的第一电极101的梳指部正对，构成电容结构。图5中以电容器结构中的一处为例，用箭头是出了第二电极102与第一电极101之间的电场线的分布情况。由于本实施例中位于相邻两金属层中的第一电极101的梳指部和第二电极102的梳指部正对，因此有效的增大了电容器的电容。

图6示出了本发明实施例的电容器的形成方法的流程示意图，如图6所示，包括：执行步骤S201，提供半导体基底；执行步骤S202，在所述半导体基底表面形成多个伪电极，所述多个伪电极呈阵列排布；执行步骤S203，在所述伪电极和半导体基底表面形成介质层并对所述介质层进行平整化；执行步骤S204，在所述介质层上形成第一电极和第二电极。

下面结合图6与图7至图11对本实施例的电容器的形成方法进行详细说明。

结合图6和图7，执行步骤S201，提供半导体基底200。

所述半导体基底200的材质可以是单晶硅、多晶硅、非晶硅中的一种，所述基底200的材质也可以是硅锗化合物，所述基底200还可以是绝缘体上硅(SOI，Silicon On Insulator)结构或硅上外延层结构。所述半导体基底200的表面还形成有介质层(图中未示出)，其材料选自氧化硅、氮化硅、硼硅玻璃等。

结合图6与图8、图9，执行步骤S202，在所述半导体基底200表面形成多个伪电极201a，所述多个伪电极201a呈阵列排布。

首先参考图8，在所述半导体基底200的表面上形成伪电极层201，其材料选自多晶硅、金属、或者掺杂的单晶硅，本实施例中优选为多晶硅，其形成方法可以为化学气相沉积(CVD)，其形成方法与现有技术相同，这里就不再赘述。所述伪电极层201的厚度为至

再参考图9，对所述伪电极层201进行刻蚀，形成伪电极201a。刻蚀形成的伪电极201a呈阵列排布，其长度为4μm至6μm，宽度为1μm至3μm，高度为

至

位于同一行的伪电极201a之间的间距为1μm至3μm，位于同一列的伪电极201a之间的间距为1μm至3μm。

结合图6与图10，执行步骤S203，在所述伪电极201a和半导体基底200表面形成介质层202。

本实施例中所述介质层202的材料为氧化硅，其形成方法为化学气相沉积。此外还包括对所述介质层202进行平整化，所述平整化的方法为化学机械抛光(CMP)。由于伪电极201a的存在，使得形成在其表面上的介质层202的部分比形成在半导体基底200表面上的介质层202的部分高。经过化学机械抛光平整化后，所述介质层202的上表面并非完全平整，如图10所示，位于伪电极201a上的介质层202与位于半导体基底200上的介质层202的高度差h为

至

结合图6与图11，执行步骤S204，在所述介质层202上形成第一电极和第二电极。

所述第一电极和第二电极可以为图1中所示的多层堆叠结构，也可以为的非堆叠的结构，本实施例中为多层堆叠结构。结合图4，本实施例中具体包括：在所述介质层202的表面上形成第一金属层M1，所述第一金属层M1中包括了第一电极101和第二电极102；在所述第一金属层M1上形成氧化硅层203，所述氧化硅层203中包括通孔(图中未示出)；在所述氧化硅层203上形成第二金属层M2，所述第二金属层M2中包括了第一电极101和第二电极102。所述第一金属层M1和第二金属层M2的材料可以为铝，相应的第一电极101和第二电极102的柄部和梳指部的形成过程可以通过刻蚀的方法来完成；所述第一金属层M1和第二金属层M2的材料也可以为铜，相应的第一电极101和第二电极102的柄部和梳指部的形成过程可以通过镶嵌结构的方法来完成，上述方法都是现有技术形成电容器的常用方法，这里就不再赘述。

需要说明的是，由于所述介质层202的上表面存在高度的差别，因而导致所述第一金属层M1的下表面在所述伪电极201a对应的位置形成凹槽。另外，图11中仅为示意，为了形成图4所示的结构，之后还需要形成另外两层金属层以及相应的氧化硅层和通孔。

发明人进行了失配问题的对比试验，将本实施例形成的包括伪电极的电容器与不包括伪电极的电容器进行了对比，其中两种电容器中的金属极板的结构都如图1所示。对比过程为：半导体基底A上形成有多个包含伪电极的电容器，半导体基底B上形成有多个不包含伪电极的电容器，分别对半导体基底A和半导体基底B上的电容器的电容值进行测量并计算其标准差。对比结果如图12所示，其中横轴为电容器电容值的平方根的倒数1/sqrt(Cmean)，纵轴为电容器的电容值的标准差sigma，由图12可见，本实施例形成的包括伪电极的电容器的电容值略大，而标准差明显较小，因此本实施例的技术方案明显改善了电容器的失配问题。

对于本技术方案改善电容器失配问题的原理，发明人推测有两方面的原因，一方面现有技术中所用的半导体基底(即晶圆，wafer)中往往掺杂有杂质离子，使得电容器的金属极板与半导体基底之间的寄生电容较大，在金属极板下方形成伪电极，起到了去耦的作用，减小了寄生电容，从而使得形成的电容器的失配较小；另一方面，由于形成了伪电极，使得其上的介质层形成凸起，从而金属极板中最下层的电极的下表面相应的形成凹槽，参考图5，使得位于最下层金属层的第一电极和第二电极的梳指部的正对面积较小，减小了最下层金属层中电容极板对应的电容值，改善了失配问题。

综上，本发明提供了一种电容器及其形成方法，在金属极板下方形成了伪电极，有效的改善了电容器的失配问题。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (16)

1.一种电容器，其特征在于，包括：

多个伪电极，形成于半导体基底上且呈阵列排布；

介质层，形成于所述伪电极和半导体基底表面上；

第一电极和第二电极，形成于所述介质层上，所述第一电极和第二电极间填充有绝缘物。

2.根据权利要求1所述的电容器，其特征在于，所述伪电极的材料选自多晶硅、金属、或者掺杂的单晶硅。

3.根据权利要求1所述的电容器，其特征在于，所述伪电极的形状为长方体，其长度为4μm至6μm，宽度为1μm至3μm，高度为800

至1200

4.根据权利要求1所述的电容器，其特征在于，位于同一行的伪电极之间的间距为1μm至3μm。

5.根据权利要求1所述的电容器，其特征在于，位于同一列的伪电极之间的间距为1μm至3μm。

6.根据权利要求1所述的电容器，其特征在于，所述伪电极表面的介质层的高度比所述半导体基底表面的介质层的高度高240

至350

7.根据权利要求6所述的电容器，其特征在于，所述第一电极和第二电极为多层堆叠结构，位于不同金属层的所述第一电极和第二电极分别通过通孔电连接。

8.根据权利要求7所述的电容器，其特征在于，各金属层的所述第一电极和第二电极分别包括柄部和连接于所述柄部上的多个梳指部，所述第一电极和第二电极的梳指部相互穿插排布。

9.根据权利要求8所述的电容器，其特征在于，所述第一电极的梳指部正对于相邻的上层和下层金属层中的第二电极的梳指部。

10.一种电容器的形成方法，其特征在于，包括：

提供半导体基底；

在所述半导体基底表面形成多个伪电极，所述多个伪电极呈阵列排布；

在所述伪电极和半导体基底表面形成介质层；

在所述介质层上形成第一电极和第二电极，所述第一电极和第二电极间填充有绝缘物。

11.根据权利要求10所述的电容器的形成方法，其特征在于，所述形成多个伪电极包括：在所述半导体基底表面形成伪电极层，对所述伪电极层进行刻蚀，形成呈阵列排布的多个伪电极。

12.根据权利要求11所述的电容器的形成方法，其特征在于，所述伪电极层的材料选自多晶硅、金属、或者掺杂的单晶硅。

13.根据权利要求10所述的电容器的形成方法，其特征在于，所述伪电极表面的介质层的高度比所述半导体基底表面的介质层的高度高240

至350

14.根据权利要求10所述的电容器的形成方法，其特征在于，伪电极的长度为4μm至6μm，宽度为1μm至3μm，高度为800

至1200

15.根据权利要求10所述的电容器的形成方法，其特征在于，位于同一行的伪电极之间的间距为1μm至3μm。

16.根据权利要求10所述的电容器的形成方法，其特征在于，位于同一列的伪电极之间的间距为1μm至3μm。

Images