JP2001177077A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】メモリセル部分の配列端部においてレジスト層
が薄くならず、オーバーエッチ・マージンを広げる高信
頼性の半導体記憶装置の製造方法を提供する。 【解決手段】データ蓄積用のキャパシタ構造及びデータ
のトランスファゲートを有するダイナミックランダムア
クセスメモリの製造に関し、トランスファゲート１２上
方に層間絶縁膜１２を介してキャパシタ構造１６を形成
する前の工程において、トランスファゲート１２配列の
端部に隣接してトランスファゲート１２より幅広のダミ
ーゲート部材１３をトランスファゲート１２と共に形成
する。上記キャパシタ構造１６を形成後に絶縁膜１７を
形成すると、トランスファゲート１２配列端部上の絶縁
膜１７の段差は緩和され、その上に形成されるレジスト
層は薄くなる箇所がなくなる。
が薄くならず、オーバーエッチ・マージンを広げる高信
頼性の半導体記憶装置の製造方法を提供する。 【解決手段】データ蓄積用のキャパシタ構造及びデータ
のトランスファゲートを有するダイナミックランダムア
クセスメモリの製造に関し、トランスファゲート１２上
方に層間絶縁膜１２を介してキャパシタ構造１６を形成
する前の工程において、トランスファゲート１２配列の
端部に隣接してトランスファゲート１２より幅広のダミ
ーゲート部材１３をトランスファゲート１２と共に形成
する。上記キャパシタ構造１６を形成後に絶縁膜１７を
形成すると、トランスファゲート１２配列端部上の絶縁
膜１７の段差は緩和され、その上に形成されるレジスト
層は薄くなる箇所がなくなる。
Description
【０００１】
【発明の属する技術分野】本発明は、特にキャパシタ構
造が上層に位置する高集積のダイナミックランダムアク
セスメモリを有する半導体憶装置の製造方法に関する。
造が上層に位置する高集積のダイナミックランダムアク
セスメモリを有する半導体憶装置の製造方法に関する。
【０００２】
【従来の技術】半導体メモリ装置において、１トランジ
スタ（トランスファゲート）、１キャパシタ型のダイナ
ミックランダムアクセスメモリは高密度化、高集積化の
技術がめざましい。縮小化されるメモリセルの中におい
てもデータを蓄積するキャパシタの容量はなるべく大き
くしなければならない。
スタ（トランスファゲート）、１キャパシタ型のダイナ
ミックランダムアクセスメモリは高密度化、高集積化の
技術がめざましい。縮小化されるメモリセルの中におい
てもデータを蓄積するキャパシタの容量はなるべく大き
くしなければならない。
【０００３】そこで、キャパシタ面積をできるだけ大き
くする手段の一つとして、トランスファゲートの上方で
層間絶縁膜を介してキャパシタ構造を設ける構成があ
る。上記層間絶縁膜間にはビット線も配され、ビット線
の間からより高い位置にキャパシタ構造を引き出して配
設する構成となる。
くする手段の一つとして、トランスファゲートの上方で
層間絶縁膜を介してキャパシタ構造を設ける構成があ
る。上記層間絶縁膜間にはビット線も配され、ビット線
の間からより高い位置にキャパシタ構造を引き出して配
設する構成となる。
【０００４】図３は、従来の半導体記憶装置の製造方法
を示すダイナミックランダムアクセスメモリにおけるメ
モリセル部分の任意の断面図である。半導体基板３１上
に、図示しないゲート酸化膜を介してトランスファゲー
ト３２の配列がパターニング形成され、その上に層間絶
縁膜３３が堆積されている。層間絶縁膜３３は通常、Ｃ
ＶＤ（Chemical Vapor Deposition）法により形成する
ので、トランスファゲート３２の配列の端部に段差がで
きる。
を示すダイナミックランダムアクセスメモリにおけるメ
モリセル部分の任意の断面図である。半導体基板３１上
に、図示しないゲート酸化膜を介してトランスファゲー
ト３２の配列がパターニング形成され、その上に層間絶
縁膜３３が堆積されている。層間絶縁膜３３は通常、Ｃ
ＶＤ（Chemical Vapor Deposition）法により形成する
ので、トランスファゲート３２の配列の端部に段差がで
きる。
【０００５】次に、図示しないがリソグラフィ技術を要
所に用いてトランスファゲート３２の各ソースに図示し
ないコンタクト開孔をした後、金属配線によるビット線
（波線ＢＬ）を形成する。さらに、層間絶縁膜３３を堆
積すると、トランスファゲート３２の配列端部すなわち
メモリセル部分の配列端部Ｓにおける層間絶縁膜３３の
段差は大きくなる。
所に用いてトランスファゲート３２の各ソースに図示し
ないコンタクト開孔をした後、金属配線によるビット線
（波線ＢＬ）を形成する。さらに、層間絶縁膜３３を堆
積すると、トランスファゲート３２の配列端部すなわち
メモリセル部分の配列端部Ｓにおける層間絶縁膜３３の
段差は大きくなる。
【０００６】次に、リソグラフィ技術を要所に用い、ト
ランスファゲート３２の各ドレインにコンタクト開孔を
した後、埋め込み配線３４及びキャパシタ構造３５を形
成する。キャパシタ構造３５は、ポリシリコンの一方電
極３５１、ポリシリコンの他方電極すなわちセルプレー
ト３５３、その間のキャパシタ絶縁膜３５２から構成さ
れる。
ランスファゲート３２の各ドレインにコンタクト開孔を
した後、埋め込み配線３４及びキャパシタ構造３５を形
成する。キャパシタ構造３５は、ポリシリコンの一方電
極３５１、ポリシリコンの他方電極すなわちセルプレー
ト３５３、その間のキャパシタ絶縁膜３５２から構成さ
れる。
【０００７】その後、さらにキャパシタ構造３５を覆う
ように層間絶縁膜３６が形成される。その後、セルプレ
ート３５３とのコンタクト開孔及びその他のコンタクト
開孔形成のためのレジスト層３７をリソグラフィ技術に
よって形成する。その後、図示しないが、アルミ配線等
の金属配線層の形成へと続く。
ように層間絶縁膜３６が形成される。その後、セルプレ
ート３５３とのコンタクト開孔及びその他のコンタクト
開孔形成のためのレジスト層３７をリソグラフィ技術に
よって形成する。その後、図示しないが、アルミ配線等
の金属配線層の形成へと続く。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置の製造方法では、上記キャパシタ構造３
５を配した段差の大きいメモリセル部分の配列端部Ｓに
おいて、レジスト層３７のパターニングが困難になると
いう問題がある。
半導体記憶装置の製造方法では、上記キャパシタ構造３
５を配した段差の大きいメモリセル部分の配列端部Ｓに
おいて、レジスト層３７のパターニングが困難になると
いう問題がある。
【０００９】すなわち、トランスファゲート３２の配列
及び層間絶縁膜３３を介してのキャパシタ構造が、その
後の層間絶縁膜３６の段差を大きいものとし、後の工程
で形成されるレジスト層３７がこの段差の境目付近で著
しく薄くなる。この結果、コンタクト開孔のためのエッ
チング工程において、レジスト層３７の薄い部分Ｔがエ
ッチングマスクとして耐えられず、層間絶縁膜３６が露
出し、エッチングされることがあった。
及び層間絶縁膜３３を介してのキャパシタ構造が、その
後の層間絶縁膜３６の段差を大きいものとし、後の工程
で形成されるレジスト層３７がこの段差の境目付近で著
しく薄くなる。この結果、コンタクト開孔のためのエッ
チング工程において、レジスト層３７の薄い部分Ｔがエ
ッチングマスクとして耐えられず、層間絶縁膜３６が露
出し、エッチングされることがあった。
【００１０】上記段差の境目付近における層間絶縁膜３
６のエッチングが進んだ場合、図示しない上層に積層さ
れるアルミ配線などの金属配線層とキャパシタ構造３５
がショートする危険性がある。特に層間絶縁膜３６を開
孔するためのエッチングはオーバーエッチングになり易
く、レジスト層３７の薄い部分Ｔができるとオーバーエ
ッチ・マージンが取り難くなる。
６のエッチングが進んだ場合、図示しない上層に積層さ
れるアルミ配線などの金属配線層とキャパシタ構造３５
がショートする危険性がある。特に層間絶縁膜３６を開
孔するためのエッチングはオーバーエッチングになり易
く、レジスト層３７の薄い部分Ｔができるとオーバーエ
ッチ・マージンが取り難くなる。
【００１１】本発明は上記事情を考慮してなされたもの
で、その課題は、メモリセル部分の配列端部においてレ
ジスト層が薄くならず、オーバーエッチ・マージンを広
げる高信頼性の半導体記憶装置の製造方法を提供するこ
とにある。
で、その課題は、メモリセル部分の配列端部においてレ
ジスト層が薄くならず、オーバーエッチ・マージンを広
げる高信頼性の半導体記憶装置の製造方法を提供するこ
とにある。
【００１２】
【課題を解決するための手段】本発明の半導体記憶装置
の製造方法は、データ蓄積用のキャパシタ構造及びデー
タのトランスファゲートを有するダイナミックランダム
アクセスメモリの製造に関し、トランスファゲート上方
に層間絶縁膜を介して各々前記キャパシタ構造を形成す
る前の工程において、トランスファゲート配列の端部に
隣接してトランスファゲートより幅広のダミーゲート部
材を前記トランスファゲートと共に形成する工程と、前
記層間絶縁膜上に前記キャパシタ構造を形成後、絶縁膜
を形成する工程と、前記絶縁膜上にレジスト層をパター
ニングしコンタクト孔を形成する工程とを具備したこと
を特徴とする。
の製造方法は、データ蓄積用のキャパシタ構造及びデー
タのトランスファゲートを有するダイナミックランダム
アクセスメモリの製造に関し、トランスファゲート上方
に層間絶縁膜を介して各々前記キャパシタ構造を形成す
る前の工程において、トランスファゲート配列の端部に
隣接してトランスファゲートより幅広のダミーゲート部
材を前記トランスファゲートと共に形成する工程と、前
記層間絶縁膜上に前記キャパシタ構造を形成後、絶縁膜
を形成する工程と、前記絶縁膜上にレジスト層をパター
ニングしコンタクト孔を形成する工程とを具備したこと
を特徴とする。
【００１３】本発明の方法によれば、ダミーゲート部材
によりトランスファゲート配列の端部上における層間絶
縁膜の段差は緩やかになる。これにより、レジスト層の
薄膜化異状は防止され、オーバーエッチ・マージンの向
上に寄与する。
によりトランスファゲート配列の端部上における層間絶
縁膜の段差は緩やかになる。これにより、レジスト層の
薄膜化異状は防止され、オーバーエッチ・マージンの向
上に寄与する。
【００１４】
【発明の実施の形態】図１は、本発明の半導体記憶装置
の製造方法に係るダイナミックランダムアクセスメモリ
における任意のメモリセル部分を示す第１断面図であ
る。半導体基板１１上に図示しないゲート酸化膜を介し
てトランスファゲート１２の配列がパターニング形成さ
れる。このトランスファゲート１２の配列端部に隣接し
てトランスファゲート１２より幅広のダミーゲート部材
１３が形成される。このダミーゲート部材１３は、トラ
ンスファゲート１２と同じポリシリコン等で形成される
が、トランスファゲート１２と何ら電気的関係を持たな
い構成である。トランスファゲート１２はポリサイド構
造であってもよい。その場合、ダミーゲート部材１３
は、ポリサイド構造である必要はない。
の製造方法に係るダイナミックランダムアクセスメモリ
における任意のメモリセル部分を示す第１断面図であ
る。半導体基板１１上に図示しないゲート酸化膜を介し
てトランスファゲート１２の配列がパターニング形成さ
れる。このトランスファゲート１２の配列端部に隣接し
てトランスファゲート１２より幅広のダミーゲート部材
１３が形成される。このダミーゲート部材１３は、トラ
ンスファゲート１２と同じポリシリコン等で形成される
が、トランスファゲート１２と何ら電気的関係を持たな
い構成である。トランスファゲート１２はポリサイド構
造であってもよい。その場合、ダミーゲート部材１３
は、ポリサイド構造である必要はない。
【００１５】トランスファゲート１２の配列及びダミー
ゲート部材１３上に層間絶縁膜１４が堆積される。層間
絶縁膜１４はＣＶＤ（Chemical Vapor Deposition）法
により形成するので、ダミーゲート部材１３の配列の端
部には段差ができる。
ゲート部材１３上に層間絶縁膜１４が堆積される。層間
絶縁膜１４はＣＶＤ（Chemical Vapor Deposition）法
により形成するので、ダミーゲート部材１３の配列の端
部には段差ができる。
【００１６】次に、図示しないがリソグラフィ技術を要
所に用いてトランスファゲート１２の各ソースにコンタ
クト開孔をした後、金属配線によるビット線（波線Ｂ
Ｌ）を形成する。さらに、層間絶縁膜１４を介してリソ
グラフィ技術を要所に用い、トランスファゲート１２の
各ドレインにコンタクト開孔をした後、埋め込み配線１
５及びこれに接続されるキャパシタ構造１６を形成す
る。キャパシタ構造１６はポリシリコンの一方電極１６
１、ポリシリコンの他方電極すなわちセルプレート１６
３、その間のキャパシタ絶縁膜１６２からなる。
所に用いてトランスファゲート１２の各ソースにコンタ
クト開孔をした後、金属配線によるビット線（波線Ｂ
Ｌ）を形成する。さらに、層間絶縁膜１４を介してリソ
グラフィ技術を要所に用い、トランスファゲート１２の
各ドレインにコンタクト開孔をした後、埋め込み配線１
５及びこれに接続されるキャパシタ構造１６を形成す
る。キャパシタ構造１６はポリシリコンの一方電極１６
１、ポリシリコンの他方電極すなわちセルプレート１６
３、その間のキャパシタ絶縁膜１６２からなる。
【００１７】その後、さらにキャパシタ構造１６を覆う
ように層間絶縁膜１７が形成される。このとき、層間絶
縁膜１７はキャパシタ構造１６の端部から緩やかに傾斜
して低いレベルに移行する。すなわち、トランスファゲ
ート１２より幅広のダミーゲート部材１３の形成によっ
て、メモリセル部分の配列端部Ｓにおける層間絶縁膜１
７の段差が緩和される。
ように層間絶縁膜１７が形成される。このとき、層間絶
縁膜１７はキャパシタ構造１６の端部から緩やかに傾斜
して低いレベルに移行する。すなわち、トランスファゲ
ート１２より幅広のダミーゲート部材１３の形成によっ
て、メモリセル部分の配列端部Ｓにおける層間絶縁膜１
７の段差が緩和される。
【００１８】図２は、本発明の半導体記憶装置の製造方
法に係るダイナミックランダムアクセスメモリにおける
任意のメモリセル部分を示す第２断面図である。すなわ
ち、上記図１の構成にレジスト１８を塗布し、フォトリ
ソグラフィ技術によりレジスト層１８にセルプレート１
６３とのコンタクト開孔及びその他の図示しないコンタ
クト開孔のパターン形成を行なっている。その後、レジ
スト層１８のパターンに従って異方性エッチングを行な
いコンタクト開孔１９及びその他の図示しないコンタク
ト開孔を形成する。
法に係るダイナミックランダムアクセスメモリにおける
任意のメモリセル部分を示す第２断面図である。すなわ
ち、上記図１の構成にレジスト１８を塗布し、フォトリ
ソグラフィ技術によりレジスト層１８にセルプレート１
６３とのコンタクト開孔及びその他の図示しないコンタ
クト開孔のパターン形成を行なっている。その後、レジ
スト層１８のパターンに従って異方性エッチングを行な
いコンタクト開孔１９及びその他の図示しないコンタク
ト開孔を形成する。
【００１９】ダミーゲート部材１３によって層間絶縁膜
１６形成の段差が緩和されているので、レジスト層１８
が薄膜化される異状箇所はなくなる。この結果、コンタ
クト開孔１８その他のエッチング形成において、オーバ
ーエッチ・マージンが向上する。すなわち、上記キャパ
シタ構造１６端部付近における層間絶縁膜１７がエッチ
ングされることなく高信頼性のコンタクト開孔が達成さ
れる。
１６形成の段差が緩和されているので、レジスト層１８
が薄膜化される異状箇所はなくなる。この結果、コンタ
クト開孔１８その他のエッチング形成において、オーバ
ーエッチ・マージンが向上する。すなわち、上記キャパ
シタ構造１６端部付近における層間絶縁膜１７がエッチ
ングされることなく高信頼性のコンタクト開孔が達成さ
れる。
【００２０】その後、図示しないが、レジスト層１８を
剥離し、コンタクト開孔１９へのプラグ金属の充填、及
びアルミ配線等金属配線層の形成へと続く。コンタクト
開孔１９等のエッチング形成時、層間絶縁膜１７のエッ
チングは防止されるので、この上層に積層される金属配
線層とキャパシタ構造がショートする危険性はない。
剥離し、コンタクト開孔１９へのプラグ金属の充填、及
びアルミ配線等金属配線層の形成へと続く。コンタクト
開孔１９等のエッチング形成時、層間絶縁膜１７のエッ
チングは防止されるので、この上層に積層される金属配
線層とキャパシタ構造がショートする危険性はない。
【００２１】上記実施形態の方法によれば、ダミーゲー
ト部材によりトランスファゲート配列の端部上における
層間絶縁膜の段差は緩やかになる。これにより、レジス
ト層の薄膜化異状は防止され、オーバーエッチ・マージ
ンの向上に寄与する。
ト部材によりトランスファゲート配列の端部上における
層間絶縁膜の段差は緩やかになる。これにより、レジス
ト層の薄膜化異状は防止され、オーバーエッチ・マージ
ンの向上に寄与する。
【００２２】
【発明の効果】以上説明したように本発明の半導体記憶
装置及びその製造方法によれば、メモリセル部分の配列
端部においてレジスト層が薄くならず、オーバーエッチ
・マージンを広げる高信頼性の半導体記憶装置の製造方
法を提供することができる。
装置及びその製造方法によれば、メモリセル部分の配列
端部においてレジスト層が薄くならず、オーバーエッチ
・マージンを広げる高信頼性の半導体記憶装置の製造方
法を提供することができる。
【図１】本発明の半導体記憶装置の製造方法に係るダイ
ナミックランダムアクセスメモリにおける任意のメモリ
セル部分を示す第１断面図である。
ナミックランダムアクセスメモリにおける任意のメモリ
セル部分を示す第１断面図である。
【図２】本発明の半導体記憶装置の製造方法に係るダイ
ナミックランダムアクセスメモリにおける任意のメモリ
セル部分を示す第２断面図である。
ナミックランダムアクセスメモリにおける任意のメモリ
セル部分を示す第２断面図である。
【図３】従来の半導体記憶装置の製造方法を示すダイナ
ミックランダムアクセスメモリにおけるメモリセル部分
の任意の断面図である。
ミックランダムアクセスメモリにおけるメモリセル部分
の任意の断面図である。
１１…半導体基板 １２…トランスファゲート １３…ダミーゲート部材 １４，１７…層間絶縁膜 １５…埋め込み配線 １６…キャパシタ構造 １６１…一方電極 １６２…キャパシタ絶縁膜 １６３…セルプレート １８…レジスト層 １９…コンタクト開孔
Claims (1)
- 【請求項１】 データ蓄積用のキャパシタ構造及びデー
タのトランスファゲートを有するダイナミックランダム
アクセスメモリの製造に関し、 トランスファゲート上方に層間絶縁膜を介して各々前記
キャパシタ構造を形成する前の工程において、トランス
ファゲート配列の端部に隣接してトランスファゲートよ
り幅広のダミーゲート部材を前記トランスファゲートと
共に形成する工程と、 前記層間絶縁膜上に前記キャパシタ構造を形成後、絶縁
膜を形成する工程と、 前記絶縁膜上にレジスト層をパターニングしコンタクト
孔を形成する工程と、を具備したことを特徴とする半導
体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35913399A JP2001177077A (ja) | 1999-12-17 | 1999-12-17 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35913399A JP2001177077A (ja) | 1999-12-17 | 1999-12-17 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001177077A true JP2001177077A (ja) | 2001-06-29 |
Family
ID=18462917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35913399A Withdrawn JP2001177077A (ja) | 1999-12-17 | 1999-12-17 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001177077A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102222702A (zh) * | 2010-04-14 | 2011-10-19 | 中芯国际集成电路制造(上海)有限公司 | 电容器及其形成方法 |
-
1999
- 1999-12-17 JP JP35913399A patent/JP2001177077A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102222702A (zh) * | 2010-04-14 | 2011-10-19 | 中芯国际集成电路制造(上海)有限公司 | 电容器及其形成方法 |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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