CN101055880A - 非易失性半导体存储装置 - Google Patents

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Abstract

由支撑基板(1)、埋入式绝缘层(2)、以及半导体层(3)构成SOI基板。1poly型存储单元(10)具有：一对源极/漏极区域(11)、浮动栅电极层(13)、以及控制栅用杂质扩散区(14)。分离绝缘层(6)从半导体层(3)的表面起延伸到埋入式绝缘层(2)并同时包围控制栅用杂质扩散区(14)的周围，从而将形成有源极/漏极区域(11)的区域和控制栅用杂质扩散区(14)分隔开。由此，能够获得防止寄生双极型动作，并适合于高度集成化的非易失性半导体存储装置。

Description

非易失性半导体存储装置
技术领域
本发明涉及非易失性半导体存储装置。
背景技术
在非易失性半导体存储装置中，其用途分为用于较大容量存储的用途和用于小容量存储的用途。前者是例如用于存储音乐、图像等的数据、代码存储的用途，其容量在数百kbit以上。后者是用于例如(1)LAN(Local Area Network：局域网)等的地址数据或安全性所需的密码数据等的保存、(2)阻抗元件的微调(trimming)等，充其量不过数kbit的数据存储的用途。
通常所说的非易失性半导体存储装置指的是前者，在技术上也占有主流地位，而后者的应用也从很早以前就一直存在，特别是在MixedSignal IC(Integrated Circuit：集成电路)等中有需求。
但是，在技术上占有主流地位的大容量非易失性半导体存储装置中，存储单元通常是浮动栅(floating gate)和控制栅(controlgate)双方由多晶硅构成的所谓的2poly型。因此，这种存储单元由于其制造工序需要复杂的工艺，不适合用于小容量存储。
因此，用于小容量存储用途的存储单元优选为利用多晶硅构成浮动栅、利用杂质扩散区构成控制栅的所谓的1poly型结构。
例如特开平10-308461号公报、特开2001-185632号公报、特开2001-229690号公报、特开2001-257324号公报等公开了这种1poly型非易失性半导体存储装置。
但是，现有的1poly型非易失性半导体存储装置存在以下问题。为了说明其问题，首先说明典型的非易失性存储器即快闪存储器NOR型单元(2poly型)的动作。
在写入动作时，例如将施加在控制栅上的电压Vcg设定为10V，将施加在漏极上的电压Vd设定为5V，将施加在源极和背栅上的电压Vs、Vbg设定为0V。由此，借助于所谓的CHE(Channel Hot Electron：沟道热电子)向浮动栅中注入电子。
在清除动作时，例如将施加在控制栅上的电压Vcg设定为-20V，将施加在漏极上的电压Vd设定为开路，将施加在源极和背栅上的电压Vs、Vbg设定为0V。由此，在浮动栅下面的隧道氧化膜上形成高电场，借助于所谓的F-N(Fowler-Nordheim)将电子从浮动栅引至基板侧空穴积累层。
在执行该清除动作的情况下，利用深n阱区域将形成有存储单元的n型源极/漏极的p阱区域包围起来，从而可以在p阱区域(背栅)上施加正电位。由此，能够将施加在控制栅电极上的电压平分到控制栅电极和p阱区域(背栅)，可以使施加到控制栅电极层上的电压成为1/2。
在使用这种方法的情况下，清除动作时的施加条件就是Vcg＝-10V，Vd＝open，Vs、Vbg＝10V。
在读出动作时，例如将施加在控制栅上的电压Vcg设定为5V，将施加在漏极上的电压Vd设定为1V、将施加在源极和背栅上的电压Vs、Vbg设定为0V。然后，利用存储单元的阈值电压会随浮动栅的电子的积累状态发生变化的情况，根据源极-漏极之间流动的电流状况辨别存储单元的数据。
表1中表示了在上述写入、清除、读出动作时施加在各个端子上的电压的示例。
[表1]
                       NOR型快闪存储器动作各端子施加电压
  漏极   控制栅   源极   背栅(p型阱)
写入动作   正电压(4～7V)   正电压(9～15V)   GND   GND
清除动作   开路   负电压(-18～-30V)   GND   GND
  开路   负电压(-9～-15V)   与背栅电位相同   正电压(9～12V)
读出动作   正电压(0.6～2.5V)   正电压(4～7V)   GND   GND
1poly型存储单元通常具有由形成在半导体基板上的杂质扩散区构成的控制栅。在使用形成在p型半导体基板表面上的n型杂质扩散区(例如n型阱)作为该控制栅的情况下，可以在该n型杂质扩散区中施加正电压。
但是，在向该n型杂质扩散区中施加负电压的情况下，半导体基板的p型区域和用作控制栅的n型杂质扩散区被正向偏压，流过大电流，无法动作。假设在控制栅上也施加负电压的情况下，需要采用p型杂质扩散区作为控制栅，通过用n型杂质扩散区(例如深n型阱)包围该p型杂质扩散区的周围，由此以n型杂质扩散区将半导体基板的p型区域与用作控制栅的p型杂质扩散区分隔开。
在采用这种结构的情况下，当在控制栅上施加负电压时，仅在用作控制栅的p型杂质扩散区中施加负电压，当在控制栅上施加正电压时，用作控制栅的p型杂质扩散区与n型杂质扩散区被短路，双方都被施加正电压。由此，当在控制栅上施加负电压时，用作控制栅的p型杂质扩散区与n型杂质扩散区被反向偏压，另外当在控制栅上施加正电压时，n型杂质扩散区与半导体基板的p型区域被反向偏压，并且防止了大电流的流过。
因此，对于通常的CMOS(Complementary Metal OxideSemiconductor：互补性金属氧化物半导体)晶体管中所使用的p型半导体基板来说，当出现在1poly型存储单元中的相当于控制栅的杂质扩散区中施加正负极性不同的电压的动作时，需要有以n型杂质扩散区包围着p型杂质扩散区的双重扩散层。因此存在如下问题，即用作控制栅的p型杂质扩散区、n型杂质扩散区、以及半导体基板的p型区域作为寄生双极型(parasitic bipolar)动作，并产生误动作。
另外，在设置双重扩散层的情况下，考虑到n型杂质扩散区中的n型杂质的扩散长度时，存储单元的平面占有面积变得比较大。因此，这种存储单元不适合高度集成化。
发明内容
本发明是为了克服上述问题而提出的，其目的是提供一种能够防止寄生双极型动作并且适合高度集成化的非易失性半导体存储装置。
本发明的非易失性半导体存储装置具备支撑基板、埋入式绝缘层、半导体层、一对杂质扩散区、浮动栅电极层、控制栅用杂质扩散区和第1分离绝缘层。埋入式绝缘层形成在支撑基板上。半导体层形成在埋入式绝缘层上。一对杂质扩散区形成在半导体层的表面上，并构成源极/漏极。浮动栅电极层隔着栅极绝缘层形成在由一对杂质扩散区所包夹的半导体层上。控制栅用杂质扩散区形成在半导体层的表面上，隔着栅极间绝缘层与浮动栅电极层相对。第1分离绝缘层从半导体层的表面延伸到埋入式绝缘层并同时包围控制栅用杂质扩散区的周围，从而将形成有一对杂质扩散区的区域与控制栅用杂质扩散区分隔开。
根据本发明的非易失性半导体存储装置，第1分离绝缘层从半导体层的表面延伸到埋入式绝缘层，并同时包围控制栅用杂质扩散区的周围。因此，控制栅用杂质扩散区的侧部由第1分离绝缘层包围，底部由埋入式绝缘层覆盖。这样一来，控制栅用杂质扩散区的周围由第1分离绝缘层和埋入式绝缘层包围，与其他元件形成区域分离并绝缘，因此，控制栅用杂质扩散区中也可以施加正电压和负电压中的任一电压。
另外，由于控制栅用杂质扩散区从其他元件形成区域分离并绝缘，因此，即使在控制栅用杂质扩散区中施加电压也不会产生寄生双极型动作。
另外，由于控制栅用杂质扩散区通过分离绝缘层从其他元件形成区域分离并绝缘，因此，不需要像现有实例那样为了元件之间的分离而考虑杂质的扩散长度。因此，与现有实例相比可以减小存储单元的平面占用面积，能够获得适合于高度集成化的存储单元。
本发明的上述以及其他目的、特征、形势和优点。可根据参照附图来理解的与本发明相关的下述详细说明来明确。
附图说明
图1是概略表示本发明的第1实施方式的非易失性半导体存储装置的结构的剖面图。
图2是表示本发明的第1实施方式的非易失性半导体存储装置在执行清除动作时的状态的剖面图。
图3～图13是按工序顺序表示本发明的第1实施方式的非易失性半导体存储装置的制造方法的概略剖面图。
图14A、14B是表示将存储单元的源极/漏极区域11的形成区域与控制栅用杂质扩散区14的形成区域以n型阱105分离开的情况14A和以分离绝缘层6分离开的情况14B的各自的平面布局的图。
图15是概略表示本发明的第2实施方式的非易失性半导体存储装置的结构的剖面图。
图16是概略表示本发明的第2实施方式的非易失性半导体存储装置的结构的剖面图。
图17是概略表示本发明的第3实施方式的非易失性半导体存储装置的结构的剖面图。
图18是概略表示本发明的第4实施方式的非易失性半导体存储装置的结构的剖面图。
图19是概略表示作为本发明的第5实施方式的非易失性半导体存储装置的结构的存储单元阵列的一部分的平面布局图。
图20是沿图19的XX-XX线的概略剖面图。
图21是概略表示作为本发明的第6实施方式的非易失性半导体存储装置的结构的存储单元阵列的一部分的平面布局图。
图22是沿图21的XXII-XXII线的概略剖面图。
图23是概略表示本发明的第7实施方式的非易失性半导体存储装置的结构的剖面图。
图24是表示在图23示出的结构中改变控制栅电压Vcg时的电容值的变化状况的图。
图25是表示分离绝缘层覆盖沟的侧壁并且其他填充层将沟内填充起来的结构的第1实例的剖面图。
图26是表示分离绝缘层覆盖沟的侧壁并且其他填充层将沟内填充起来的结构的第2实例的剖面图。
图27是表示分离绝缘层覆盖沟的侧壁并且其他填充层将沟内填充起来的结构的第3实例的剖面图。
图28～图32是按工序顺序表示本发明的第8实施方式的非易失性半导体存储装置的制造方法的概略剖面图。
具体实施方式
下面根据附图说明本发明的实施方式。
此外，在以下的实施方式说明中，以上述NOR型快闪存储器的动作为例进行说明。不过，本发明并不只限于下述说明的动作，也能够应用于其他的非易失性半导体存储装置。
(第1实施方式)
参照图1，在本实施方式中，1poly型存储单元10形成在SOI(Silicon on Insulator：绝缘体硅片)基板1、2、3上。
SOI基板具有支撑基板1、形成在该支撑基板1上的例如由硅氧化膜构成的埋入式绝缘层2、形成在该埋入式绝缘层2上的例如由硅构成的n-或p-半导体层3。在半导体层3的一部分表面上，形成有例如由硅氧化膜构成的场绝缘层4。此外，埋入式绝缘层2是例如BOX(BuriedOxide：掩埋氧化层)。
1poly型存储单元10主要具有：一对n型源极/漏极区域11、11、浮动栅电极层13、以及控制栅用杂质扩散区14。一对源极/漏极区域11、11形成在形成于半导体层3的表面上的p型阱7的表面上。浮动栅电极层13由例如涂有杂质的多晶硅构成，并且隔着栅极绝缘层12a位于由一对源极/漏极区域11、11所夹的区域上的半导体层3上。控制栅用杂质扩散区14是n+区域或p+区域，形成在通过场绝缘层4与p型阱7分离的半导体层3的表面上。为了防止施加电压时的耗竭，该控制栅用杂质扩散区14优选为具有大于等于1×1018/cm3的杂质浓度。浮动栅电极层13延伸至该控制栅用杂质扩散区14上，通过栅极间绝缘层12b与控制栅用杂质扩散区14电气绝缘。此外，浮动栅电极层13的侧壁由侧壁绝缘层覆盖。
在半导体层3上形成沟5，使得包围着控制栅用杂质扩散区14的周围。该沟5从场绝缘层4的上表面起，贯穿场绝缘层4到达半导体层3的表面，并进一步从该表面延伸到埋入式绝缘层2。在沟5内填充有例如由硅氧化膜构成的分离绝缘层6。由此，分离绝缘层6从半导体层3的表面到达埋入式绝缘层2，并同时包围着控制栅用杂质扩散区14的周围，分隔控制栅用杂质扩散区14和形成有一对源极/漏极区域11的区域。
另外，在本实施方式中，与1poly型存储单元10同时形成了CMOS晶体管20、30。该CMOS晶体管20、30由n沟道MOS(以下称为nMOS)晶体管20和p沟道MOS(以下称为pMOS)晶体管30构成。
nMOS晶体管20主要具备一对n型源极/漏极区域21、21和栅极电极层23。一对n型源极/漏极区域21、21形成在p型阱7的表面上。栅极电极层23隔着栅极绝缘层22位于由一对n型源极/漏极区域21、21所夹的区域上的半导体层3上。栅极电极层23由例如涂有杂质的多晶硅构成，栅极绝缘层22由例如硅氧化膜构成。
pMOS晶体管30主要具备一对p型源极/漏极区域31、31和栅极电极层33。一对p型源极/漏极区域31、31形成在形成于半导体层3的表面上的n型阱8的表面上。栅极电极层3 3隔着栅极绝缘层32位于由一对p型源极/漏极区域31、31所夹的区域上的半导体层3上。栅极电极层33由例如涂有杂质的多晶硅构成，栅极绝缘层32由例如硅氧化膜构成。
1poly型存储单元10的源极/漏极区域11和CMOS晶体管20、30并没有被分离绝缘层6彼此分离开，而是形成在由分离绝缘层6包围起来的区域内。此外，栅极电极层23、33的侧壁也由侧壁绝缘层覆盖。
接着，说明本实施方式中的1poly型存储单元10的写入、清除和读出动作。
参照图1，在执行数据写入时，在控制栅用杂质扩散区14上施加10V左右的电压Vcg，在漏极区域11上施加5V左右的电压Vd，在源极区域11和作为背栅的p型阱7上施加0V电压Vs、Vbg。由此，在漏极区域11和栅极绝缘层12a的附近产生很多高能电子。这些电子的一部分被注入到浮动栅电极层13。这样一来，浮动栅电极层13中积累了电子时，存储晶体管的阈值电压Vth升高。该阈值电压升高的状态就是被写入的状态。
参照图2，在执行数据清除时，在控制栅用杂质扩散区14上施加-20V左右的电压Vcg，漏极区域11的电压Vd被设定为开路状态，在源极区域11和作为背栅的p型阱7上施加0V电压Vs、Vbg。由此，在浮动栅电极层13下面的栅极绝缘层(隧道绝缘膜)12a上形成高电场，通过所谓的F-N将电子从浮动栅电极层13引至基板侧空穴积累层。这样一来，浮动栅电极层13的电子被引出后，存储晶体管的阈值电压Vth降低。该阈值电压降低后的状态就是被清除的状态。
另外，在执行数据读出时，在控制栅用杂质扩散区14上施加5V左右的电压Vcg，在漏极区域11上施加1～2V左右的电压Vd。此时，根据在存储晶体管的沟道区域中是否流过电流、即存储晶体管是ON状态还是OFF状态来进行数据的判断。
表2中表示了执行上述写入、清除、读出动作时施加在各个端子上的电压实例。
[表2]
  漏极   控制栅层   源极   背栅(p型阱)
写入动作   正电压(4～7V)   正电压(9～15V)   GND   GND
清除动作   开路   负电压(-18～-30V)   GND   GND
读出动作   正电压(0.6～2.5V)   正电压(4～7V)   GND   GND
下面，对于本实施方式的非易失性半导体存储装置的制造方法，特别是着眼于对半导体层的沟的形成和向该沟内填充分离绝缘层进行说明。
首先参照图3，在支撑基板1上层叠形成埋入式绝缘层2和半导体层3。在半导体层3上形成阱区域等。在该半导体层3的表面上依次层叠了硅氧化膜41和硅氮化膜42后，利用照相平版技术和蚀刻技术对硅氮化膜42进行构图。从被构图的硅氮化膜42露出的部分通过热氧化处理进行氧化，由此形成由硅氧化膜构成的场绝缘层4。
参照图4，在整个表面上形成硅氮化膜43和TEOS(Tetra EthylOrtho Silicate：正硅酸乙酯)氧化膜44。其后实施氮退火处理。
参照图5，在TEOS氧化膜44上涂敷光致抗蚀剂45，利用照相平版技术进行构图。以该被构图的光致抗蚀剂45作为掩模实施各向异性的干燥蚀刻。在该蚀刻处理之后，利用例如灰化等去除光致抗蚀剂45。
参照图6，通过上述蚀刻处理对TEOS氧化膜44和硅氮化膜43、42以及场绝缘层4依次进行蚀刻，形成沟5a。其后，对从沟5a露出的半导体层3实施蚀刻以形成沟槽。
参照图7，通过上述蚀刻处理，降低了TEOS氧化膜44的膜厚，并同时在半导体层3中形成沟5。
参照图8，以覆盖TEOS氧化膜44并覆盖沟5a的至少侧壁的方式，形成TEOS氧化膜6a。其后实施退火处理。
参照图9，TEOS氧化膜44被进行回蚀刻(etch back)，膜厚被减小。
参照图10，通过再次堆积TEOS氧化膜而形成埋入沟5内的TEOS氧化膜6。该TEOS氧化膜6是将TEOS氧化膜6a和其后堆积的TEOS氧化膜合起来表示的氧化膜。然后，TEOS氧化膜6和44被蚀刻去除直到硅氮化膜43的表面露出为止。
参照图11，上述蚀刻进一步持续到硅氮化膜43的表面完全被露出为止。
参照图12，通过上述蚀刻，硅氮化膜43的表面完全被露出。该露出的硅氮化膜43及其下面的硅氮化膜42通过蚀刻依次被去除。
参照图13，通过上述硅氮化膜的蚀刻，使硅氧化膜41的表面露出。通过以上工序，在半导体层3形成沟5，并形成埋入该沟5内的分离绝缘层6。
然后，形成浮动栅电极层13、栅极电极层23、33、源极/漏极区域11、21、31等，完成图1所示的非易失性半导体存储装置。
根据本实施方式，分离绝缘层6从半导体层3的表面起延伸到埋入式绝缘层2并同时包围控制栅用杂质扩散区14的周围。因此，控制栅用杂质扩散区14的侧部由分离绝缘层6包围，底部由埋入式绝缘层2覆盖。依照此种方式，控制栅用杂质扩散区14的周围被分离绝缘层6和埋入式绝缘层2包围，与其他元件形成区域(例如存储单元10的源极/漏极区域11、CMOS晶体管20、30等)分离并绝缘，因此，在控制栅用杂质扩散区14中也可以施加正电压和负电压中的任一电压。
另外，由于控制栅用杂质扩散区14从其他元件形成区域分离绝缘，因此，即使在控制栅用杂质扩散区14中施加电压也不会产生寄生双极型动作。
另外，由于控制栅用杂质扩散区14通过分离绝缘层6从其他元件形成区域分离绝缘，因此，不需要像现有实例那样为了元件之间的分离而考虑杂质的扩散长度。因此，与现有实例相比可以减小存储单元的平面占用面积，能够获得适合于高度集成化的存储单元。下面，利用附图对此加以说明。
在利用n型阱105进行分离的情况下，如图14A所示，需要考虑n型阱105中的n型杂质的扩散长度，n型阱105的平面尺寸至少也需要数μm。另一方面，在利用分离绝缘层6进行分离的情况下，如图14B所示，用于填充分离绝缘层6的沟5用照相平版工序形成，其平面宽度可以是0.8μm以下。依照此种方式，使用用来填充沟5内的分离绝缘层6来取代n型阱105，因此能够减小本实施方式的存储单元的平面占用面积。
(第2实施方式)
参照图15，在本实施方式中，在半导体层3中形成有沟5，以包围1poly型存储单元10的源极/漏极区域11和背栅层(p型阱)7的周围。在该沟5内，填充有例如由硅氧化膜构成的分离绝缘层6。由此，分离绝缘层6从半导体层3的表面起延伸到埋入式绝缘层2，并同时包围源极/漏极区域11和背栅层(p型阱)7的周围，而且将源极/漏极区域11和背栅层(p型阱)7从其他的元件形成区域(例如CMOS晶体管20、30的形成区域)分隔开。
包围源极/漏极区域11和背栅层(p型阱)7的周围的分离绝缘层6和包围控制栅用杂质扩散区14的周围的分离绝缘层6共用一部分绝缘层部分。
另外，CMOS晶体管20、30的形成区域，其周围也被填充沟5内的分离绝缘层6包围。
另外，除此之外的结构与第1实施方式的结构基本相同，因此对于相同的部分赋予相同的符号，并省略其说明。
接着，说明本实施方式中的1poly型存储单元10的写入、清除和读出动作。
参照图15，在执行数据写入时，在控制栅用杂质扩散区14上施加10V左右的电压Vcg，在漏极区域11施加5V左右的电压Vd，在源极区域11和作为背栅的p型阱7上施加0V电压Vs、Vbg。由此，与第1实施方式相同，电子被注入到浮动栅电极层13中，存储晶体管的阈值电压Vth升高，存储单元10变成被写入的状态。
参照图16，在执行数据清除时，在控制栅用杂质扩散区14上施加-10V左右的电压Vcg，将漏极区域11的电压Vd设定为开路状态，在源极区域11和作为背栅的p型阱7上施加10V电压Vs、Vbg。此时，通常的CMOS晶体管20、30的nMOS晶体管20一侧的背栅层(p型阱)7保持GND电位。由此，在浮动栅电极层13下面的栅极绝缘层(隧道绝缘层)12a上形成高电场，通过所谓的F-N将电子从浮动栅电极层13引至基板侧空穴积累层。这样一来，浮动栅电极层13的电子被引出后，存储晶体管的阈值电压Vth降低。该阈值电压降低后的状态就是被清除的状态。
另外，在执行数据读出时，在控制栅用杂质扩散区14上施加5V左右的电压Vcg，在漏极区域11上施加1～2V左右的电压Vd。此时，根据是否存储晶体管的沟道区域中流过电流、即存储晶体管是ON状态还是OFF状态来进行数据的判断。
表3中表示了执行上述写入、清除、读出动作时施加在各个端子上的电压实例。
[表3]
 漏极  控制栅层  源极   背栅(p型阱)
写入动作  正电压(4～7V)  正电压(9～15V)  GND   GND
清除动作  开路  负电压(-9～-15V)  与背栅电位相同   正电压(9～12V)
读出动作  正电压(0.6～2.5V)  正电压(4～7V)  GND   GND
在本实施方式中，分离绝缘层6从半导体层3的表面起延伸到埋入式绝缘层2，并同时包围控制栅用杂质扩散区14的周围，因此能够获得与第1实施方式相同的效果。
另外，分离绝缘层6包围着源极/漏极区域11和背栅层(p型阱)7的周围，因此在该背栅层(p型阱)7上也可以施加正电压和负电压中的任一电压。由此，如图16所示，能够将清除操作所需的电压平分到控制栅用杂质扩散区14和背栅层(p型阱)7上，从而能够将所需的最大电压的绝对值降低到1/2。由此，可以缩小驱动电路并提高性能。
(第3实施方式)
参照图17，本实施方式的结构与第1实施方式的结构相比，不同点在于：在包围控制栅用杂质扩散区14的周围的分离绝缘层6与包围源极/漏极区域11和CMOS晶体管20、30的周围的分离绝缘层6之间设置了由半导体层构成的分离区域3a。
另外，除此之外的结构与第1实施方式的结构基本相同，因此对于相同的部分赋予相同的符号，并省略其说明。
(第4实施方式)
参照图18，本实施方式的结构与第2实施方式的结构相比，不同点在于：(1)在包围控制栅用杂质扩散区14的周围的分离绝缘层6与包围源极/漏极区域11和CMOS晶体管20、30的周围的分离绝缘层6之间设置了由半导体层构成的分离区域3a；以及(2)在包围源极/漏极区域11和CMOS晶体管20、30的周围的分离绝缘层6与包围CMOS晶体管20、30的周围的分离绝缘层6之间设置了由半导体层构成的分离区域3a。
另外，除此之外的结构与第2实施方式的结构基本相同，因此对于相同的部分赋予相同的符号，并省略其说明。
(第5实施方式)
在本实施方式中，对存储单元阵列内的存储单元的具体配置结构加以说明。
参照图19，在存储单元阵列内，多个1poly型存储单元10呈行列状配置。多个存储单元10各自的周围被分离绝缘层6包围。由此，各存储单元10通过分离绝缘层6彼此分离绝缘。
另外，各存储单元10的控制栅用杂质扩散区14的周围也由分离绝缘层6所包围，源极/漏极区域11和背栅层(p型阱)7的周围也被分离绝缘层6包围。由此，在各存储单元10中，控制栅用杂质扩散区14与源极/漏极区域11及背栅层(p型阱)7被分离绝缘。
包围存储单元10周围的分离绝缘层6，在相邻的存储单元10之间共用绝缘层部分。另外，包围控制栅用杂质扩散区14周围的分离绝缘层6与包围源极/漏极区域11和背栅层(p型阱)7周围的分离绝缘层6，也在各形成区域的边界中共用绝缘层部分。
在该存储单元10上形成有与漏极区域11电气连接且在列方向(图中的纵向)上延伸的位线(漏极线)51。另外，在存储单元10上形成有电气连接到控制栅用杂质扩散区14上的垫层52a和电气连接到源极区域11的垫层52b。该位线51和垫层52a、52b由第1层(下层)的铝形成。
另外，在存储单元10上形成有与垫层52a电气连接且在行方向(图中的横向)上延伸的控制栅线61。另外，在存储单元10上形成有与垫层52b电气连接且在行方向上延伸的源极线62。控制栅线61和源极线62由第2层(上层)的铝形成。
参照图20，1poly型存储单元10形成在SOI基板1、2、3上。该SOI基板1、2、3和存储单元10的截面结构实质上与图15示出的第2实施方式的截面结构相同，因此对于相同的部分赋予相同的符号，并省略其说明。
以覆盖该存储单元10上的方式，形成层间绝缘层50。在该层间绝缘层50上，形成有位线51和垫层52a、52b。位线51通过插入层(pluglayer)50a电气连接到漏极区域11。垫层5 2a通过插入层50a电气连接到控制栅用杂质扩散区14。垫层52b通过插入层50a电气连接到源极区域11。
以覆盖该位线51和垫层52a、52b上的方式，形成层间绝缘层60。在该层间绝缘层60上，形成控制栅线61和源极线62。控制栅线61通过插入层60a电气连接到垫层52a。源极线62通过插入层60a电气连接到垫层52b。
(第6实施方式)
在第5实施方式中，说明了各存储单元10通过分离绝缘层6彼此被分离绝缘的结构，但如果各存储单元10的控制栅用杂质扩散区14的形成区域与源极/漏极区域11和背栅层7的形成区域通过分离绝缘层进行分离绝缘，则各存储单元10也可以不通过分离绝缘层6彼此分离绝缘。下面，将这种结构作为第6实施方式的结构加以说明。
参照图21和图22，本实施方式的结构与第5实施方式相比，不同点在于，各存储单元10并没有通过分离绝缘层6彼此分离绝缘。此外，各存储单元10的控制栅用杂质扩散区14的形成区域与源极/漏极区域11和背栅层7的形成区域，通过分离绝缘层彼此被分离绝缘。
为此，在本实施方式中，在相邻的存储单元10之间，控制栅用杂质扩散区14的形成区域之间没有通过分离绝缘层6被分离。另外，在相邻的存储单元10之间，源极/漏极区域11和背栅层7的形成区域之间也没有通过分离绝缘层6被分离。
另外，在存储单元阵列的末端部(图中左右端部)上形成有在图中列方向(纵向)上延伸的分离绝缘层6。由此，存储单元阵列区域通过分离绝缘层6从其他元件形成区域被分离绝缘。
另外，除此之外的结构与第5实施方式的结构基本相同，因此对于相同的部分赋予相同的符号，并省略其说明。
根据本实施方式，由于能够省略用来使各存储单元10之间彼此分离绝缘的分离绝缘层6，因此与第5实施方式相比能够进一步提高平面布局的面积利用率。
(第7实施方式)
在上述第1～第6实施方式中，控制栅用杂质扩散区1 4由单一的杂质扩散区(p型或n型)构成，但也可以由多个杂质扩散区构成。下面，将这种结构作为第7实施方式加以说明。
参照图23，控制栅用杂质扩散区具有n型或p型区域14a、以及形成在该区域14a的表面上的n+区域14b和p+区域14c。该n+区域14b和p+区域14c是导电类型互逆的杂质扩散区，夹着浮动栅电极层13的下侧区域而配置。该n+区域14b和p+区域14c互相短路，可以施加控制栅电压Vcg。
另外，除此之外的结构与第1～第6实施方式中的任何一个都相同，因此对于相同的部分赋予相同的符号，并省略其说明。
参照图24，横轴的Vg表示浮动栅电极层13相对于控制栅电压Vcg的相对电压值(Vg＝Vf-Vcg)。另外，纵轴的C/Co表示与半导体层3和浮动栅电极层13之间的理想电容Co相对的半导体层3和浮动栅电极层13之间的测定电容C。
在施加正电压作为控制栅电压Vcg时，浮动栅电极层13的相对电压值Vg变为负值。因此，在作为控制栅电压Vcg的正电压很大时，空穴会集聚到与浮动栅电极层13相向的区域14的表面，半导体层3与浮动栅电极层13之间的测定电容C变得与理想电容Co大致相等。由此，C/Co成为1。
但是，在作为控制栅电压Vcg的正电压很小时，空穴向与浮动栅电极层13相向的区域14表面的集聚性变差。因此，半导体层3与浮动栅电极层13之间的测定电容C小于理想电容Co。
另一方面，在施加负电压作为控制栅电压Vcg时，浮动栅电极层13的相对电压值Vg变为正值。因此，在作为控制栅电压Vcg的负电压很大时，电子会集聚到与浮动栅电极层13相向的区域14的表面，半导体层3与浮动栅电极层13之间的测定电容C变得与理想电容Co大致相等。由此，C/Co成为1。
但是，在作为控制栅电压Vcg的负电压很小时，电子向与浮动栅电极层13相向的区域14表面的集聚性变差。因此，半导体层3与浮动栅电极层13之间的测定电容C低于理想电容Co。
这样一来，虽然在Vg-0V附近电容值变低，但在除此之外的电压值下杂质扩散区14a、14b、14c起到了积累层的作用，因此充分满足了其作为控制栅电极的特性。
(第8实施方式)
在上述第1～第7实施方式中，说明了仅以分离绝缘层6填充在半导体层3的沟5内的结构，但也可以如图25～图27所示那样以例如由硅氧化膜构成的分离绝缘层6b覆盖沟5的侧壁，并以其他填充层6c掩埋沟5内。该填充层6c既可以是例如多晶硅等导电层，也可以是由其他材质构成的绝缘层。
另外，除此之外的结构与第1～第6实施方式的任何一个都相同，因此对于相同的部分赋予相同的符号，并省略其说明。
接着，对于本实施方式的非易失性半导体存储装置的制造方法，特别是着眼于沟在半导体层中的形成和分离绝缘层向该沟内的填充进行说明。
本实施方式的制造方法首先经过与图3～图9同样的工序。
接着参照图28，通过堆积例如多晶硅层6c，以多晶硅层6c掩埋沟5内。其后，对多晶硅层6c进行回蚀刻，直到至少TEOS氧化膜6a的表面露出。
参照图29，通过上述回蚀刻，TEOS氧化膜6a的表面被露出，并同时多晶硅层6c残留在沟5内而形成填充层。TEOS氧化膜6d，以覆盖该露出的TEOS氧化膜6a和填充层6c的表面的方式形成。其后，依次对TEOS氧化膜6d、6a、44进行蚀刻并去除，直至硅氮化膜43的表面露出为止。
参照图30，通过上述蚀刻，硅氮化膜43的表面被露出一定程度，但继续进行上述蚀刻，直到硅氮化膜43的表面进一步完全被露出。此外，在图30中将图29所示的TEOS氧化膜6d、6a、44概括表示为TEOS氧化膜6b。
参照图31，通过上述蚀刻，硅氮化膜43的表面完全被露出。该露出的硅氮化膜43及其下面的硅氮化膜42依次被蚀刻并去除。
参照图32，通过上述硅氮化膜的蚀刻，硅氧化膜41的表面被露出。通过以上工序，在半导体层3上形成沟5，形成覆盖该沟5的侧壁的分离绝缘层6b和掩埋在沟5内的填充层6c。
然后，形成浮动栅电极层13、栅极电极层23、33、源极/漏极区域11、21、31等，从而完成如图25～图27所示的非易失性半导体存储装置。
此外，通过将上述第1～第8实施方式的结构应用于安装了电源元件(power element)的汽车用Mixed Signal IC等所使用的SOI基板沟槽分离工艺，可以发挥该IC等的特征，并同时可以内置1poly型非易失性存储器。
另外，上述第1～第8实施方式的结构也可以与例如具有耐低压CMOS晶体管、耐中压CMOS晶体管、耐高压CMOS晶体管、DMOS(Doublediffused MOS：双扩散MOS)晶体管(或耐高压nMOS晶体管)、电阻、npn双极性晶体管、以及L-pnp双极性晶体管的BiC-DMOS结构一起形成在SOI基板上。
本发明尤其有利于应用在具有1poly型存储单元的非易失性半导体存储装置中。
以上详细说明了本发明的内容，但这仅是为了举例说明，并不构成限定，应该明确地理解本发明的精神及范围只由附上的权利要求书来进行限定。

Claims (7)

1.一种非易失性半导体存储装置，具备：
支撑基板；
埋入式绝缘层，形成在上述支撑基板上；
半导体层，形成在上述埋入式绝缘层上；
一对杂质扩散区，作为形成在上述半导体层表面上的源极/漏极；
浮动栅电极层，隔着栅极绝缘层形成在由上述一对杂质扩散区所包夹的上述半导体层上；
控制栅用杂质扩散区，以隔着栅极间绝缘层与上述浮动栅电极层相向的方式，形成在上述半导体层的表面上；以及
第1分离绝缘层，从上述半导体层的表面起延伸到上述埋入式绝缘层，并同时包围上述控制栅用杂质扩散区的周围，从而将形成有上述一对杂质扩散区的区域与上述控制栅用杂质扩散区分隔开。
2.如权利要求1所述的非易失性半导体存储装置，其特征在于，还具备第2分离绝缘层，该第2分离绝缘层从上述半导体层的表面起延伸到上述埋入式绝缘层，并同时包围上述一对杂质扩散区的周围，从而将形成有上述一对杂质扩散区的区域与其他元件形成区域分隔开。
3.如权利要求2所述的非易失性半导体存储装置，其特征在于，上述第1分离绝缘层与上述第2分离绝缘层共用一部分绝缘层部分。
4.如权利要求2所述的非易失性半导体存储装置，其特征在于，上述第1分离绝缘层与上述第2分离绝缘层之间，存在由上述半导体层的一部分构成的分离区域。
5.如权利要求1所述的非易失性半导体存储装置，其特征在于，上述半导体层具有从上述半导体层的表面起延伸到上述埋入式绝缘层的沟，上述沟内由上述第1分离绝缘层填充。
6.如权利要求1所述的非易失性半导体存储装置，其特征在于，上述半导体层具有从上述半导体层的表面起延伸到上述埋入式绝缘层的沟，上述沟内由覆盖着上述沟的侧壁的上述第1分离绝缘层和埋入上述沟内的填充层填充。
7.如权利要求1所述的非易失性半导体存储装置，其特征在于，上述控制栅用杂质扩散区具有一对控制用杂质扩散区，该一对控制用杂质扩散区导电类型互逆，以包夹着上述浮动栅电极层下的上述半导体层的表面的方式形成在上述半导体层的表面上。
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