CN108666321A - 半导体存储元件 - Google Patents

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CN108666321A
CN108666321A CN201710256216.8A CN201710256216A CN108666321A CN 108666321 A CN108666321 A CN 108666321A CN 201710256216 A CN201710256216 A CN 201710256216A CN 108666321 A CN108666321 A CN 108666321A
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trap zone
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Abstract

本发明公开一种半导体存储元件，包含一存储列，多个存储单元，一第一P型阱区，一第二P型阱区，以及一N型阱区，该N型阱区位于该第一P型阱区以及该第二P型阱区之间。该半导体存储元件定义有多个第一区域、多个第二区域、多个第三区域以及多个第四区域，每一个第一区域内都包含有一个该存储单元，各该第二区域、各该第三区域以及各该第四区域内，各自包含有一个电压接触件，以提供电压至该第一P型阱区，该第二P型阱区以及该N型阱区。另外该第一区域至该第四区域彼此之间不互相重叠。

Description

半导体存储元件
技术领域
本发明涉及一种半导体存储元件，尤其是涉及一种由静态随机存取存储器(static random access memory，SRAM)组成的半导体存储元件。
背景技术
在一嵌入式静态随机存取存储器(embedded static random access memory,embedded SRAM)中，包含有逻辑电路(logic circuit)和与逻辑电路连接的静态随机存取存储器。静态随机存取存储器本身属于一种挥发性(volatile)的存储单元(memory cell)，亦即当供给静态随机存取存储器的电力消失之后，所存储的数据会同时抹除。静态随机存取存储器存储数据的方式是利用存储单元内晶体管的导电状态来达成，静态随机存取存储器的设计是采用互耦合晶体管为基础，没有电容器放电的问题，不需要不断充电以保持数据不流失，也就是不需作存储器更新的动作，这与同属挥发性存储器的动态随机存取存储器(Dynamic Random Access Memory,DRAM)利用电容器带电状态存储数据的方式并不相同。静态随机存取存储器的存取速度相当快，因此有在电脑系统中当作快取存储器(cachememory)等的应用。
发明内容
本发明提供一种半导体存储元件，包含一第一P型阱区，该第一P型阱区的延伸方向与一第一方向平行，一第二P型阱区，该第二P型阱区的延伸方向与该第一方向平行，一N型阱区，沿着该第一方向延伸，该N型阱区位于该第一P型阱区以及该第二P型阱区之间。
其中，当由一平面图视向该半导体存储元件时，满足以下条件：(1)该半导体存储元件定义有多个第一区域，各该第一区域沿着该第一方向排列；(2)该半导体存储元件定义有至少一第二区域，至少一第三区域以及至少一第四区域，该第一区域、该第二区域；该第三区域以及该第四区域彼此互不重叠；(3)各该第二区域内还包含有一第一电压接触件，直接接触该N型阱区，并提供一第一电压至该N型阱区，各该第三区域内还包含有一第二电压接触件，直接接触该第一P型阱区，并提供一第二电压至该第一P型阱区，各该第四区域内还包含有一第三电压接触件，直接接触该第二P型阱区，并提供一第三电压至该第二P型阱区；以及(4)每一个第一区域内都包含有一个存储单元，各该存储单元并不位于该第二区域、该第三区域或该第四区域内，其中每一个该存储单元都包含有多个N型晶体管以及多个P型晶体管，各该P型晶体管都位于该N型阱区的一范围内，而各该N型晶体管位于该第一P型阱区的一范围内或该第二P型阱区的一范围内。
在本发明的另外一实施例中，当由一平面图视向该半导体存储元件时，满足以下条件：(1)该半导体存储元件定义有多个第一区域，各该第一区域沿着该第一方向排列；(2)该半导体存储元件定义有至少一第二区域，至少一第三区域以及至少一第四区域，该第一区域、该第二区域；该第三区域以及该第四区域彼此互不重叠；(3)各该第二区域内还包含有一第一电压接触件，直接接触该N型阱区，并提供一第一电压至该N型阱区，各该第三区域内还包含有一第二电压接触件，直接接触该第一P型阱区，并提供一第二电压至该第一P型阱区，各该第四区域内还包含有一局部连接件，直接接触该第二P型阱区以及该第一P型阱区，并提供该第二电压至该第二P型阱区；以及(4)每一个第一区域内都包含有一个存储单元，各该存储单元并不位于该第二区域、该第三区域或该第四区域内，其中每一个该存储单元都包含有多个N型晶体管以及多个P型晶体管，各该P型晶体管都位于该N型阱区的一范围内，而各该N型晶体管位于该第一P型阱区的一范围内或该第二P型阱区的一范围内。
附图说明
图1为本发明第一优选实施例的半导体存储元件的部分上视图；
图2为本发明静态随机存取存储器中一组六晶体管静态随机存取存储器(six-device SRAM,6T-SRAM)存储单元的电路图；
图3为本发明优选实施例的第一区域101内的一存储单元MC的布局图；
图4为本发明第一优选实施例的部分第一区域101、部分第二区域102、部分第三区域103以及部分第四区域104的示意图；
图5为本发明第二优选实施例的部分第一区域101、部分第二区域102、部分第三区域103以及部分第四区域104的示意图。
符号说明
100 半导体存储元件
10 6T-SRAM存储单元
11 存储列
24 存储节点
26 存储节点
52 栅极线
54 扩散区
56、56A、56B、56C、56D、56E；56F、56G、56H 接触结构
58、58A、58B 第一金属层
62 第一电压接触件
64 第二电压接触件
66 第三电压接触件
68 局部连接件
66 第一连接结构
68 第二金属层
69A、69B 接触结构
101 第一区域
102 第二区域
103 第三区域
104 第四区域
MC 存储单元
PL1 第一上拉元件
PD1 第一下拉元件
PL2 第二上拉元件
PD2 第二下拉元件
PG1 第一存取元件
PG2 第二存取元件
PW1 第一P型阱区
PW2 第二P型阱区
NW N型阱区
LR 左区域
MR 中央区域
RR 右区域
Vcc 电压源
Vss 电压源
BL1 位线
BL2 位线
WL 字符线
NWL 第一电压提供线
PWLA 第二电压提供线
PWLB 第三电压提供线
A 存储区
P 边缘区
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所揭露的范围，在此容先叙明。
请参考图1，其绘示根据本发明第一优选实施例的半导体存储元件的部分上视图。如图1所示，本发明的半导体存储元件100包含有多行存储列11彼此平行排列，每一行存储列11包含有多个存储单元MC(为简明附图，图1中仅标示出数个存储列MC)，各存储单元MC沿着一第一方向(例如Y方向)排列。存储单元MC例如是一静态随机存取存储器(SRAM)，更进一步，可能是一六晶体管静态随机存取存储器(6T-SRAM)或八晶体管静态随机存取存储器(8T-SRAM)等，但不限于此。为了简化附图，图1中省略静态随机存取存储器的内部结构，较为详细的静态随机存取存储器结构将会在后续段落说明。
另外，在每一存储列11的下方基底中，形成有一第一P型阱区PW1、一第二P型阱区PW2以及一N型阱区NW。第一P型阱区PW1、第二P型阱区PW2以及N型阱区NW都沿着第一方向排列，且N型阱区NW位于第一P型阱区PW1与第二P型阱区PW2之间。本发明中，存储单元MC包含有多个N型晶体管以及多个P型晶体管(图1未示)，并且各P型晶体管设置在N型阱区NW范围内，N型晶体管设置在第一P型阱区PW1或是第二P型阱区PW2范围内。由于从上视图来看，第一P型阱区PW1、第二P型阱区PW2以及N型阱区NW都为长条形状并沿着第一方向延伸，因此具有制作工艺简单的优点。同时存储单元MC也沿着第一方向排列，因此同一存储列11上的所有存储单元MC可共享第一P型阱区PW1、第二P型阱区PW2以及N型阱区NW，结构较为简单。
从上视图来看，半导体存储元件100的每一存储列11都定义有多个第一区域101、多个第二区域102、多个第三区域103以及多个第四区域104，第一区域101至第四区域104彼此之间并不互相重叠。其中每一个第一区域101内都包含有一个存储单元MC，但是第二区域102、第三区域103与第四区域104内并不包含有存储单元MC。此外，每一个存储列11可大致分为存储区A以及边缘区P，存储区A内包含有多个第一区域101彼此相邻排列，较佳而言，特定数量的第一区域101，例如2的n次方个(其中n为大于1的整数)第一区域101彼此相邻而组成一存储群组，每一个存储列11都可能包含有多个存储群组(例如M个存储群组，每一个存储群组又有2n个第一区域)。而在两个由第一区域101组成的存储群组之间，设置有边缘区P，其中边缘区P内又包含有第二区域102、第三区域103以及第四区域104。更进一步说明，2n个第一区域101共包含有2n个存储单元MC，各存储单元MC存储各自的数据在其中，而第二区域102、第三区域103与第四区域104则设置在该些存储群组之间，位于两存储群组之间的边缘区P。
除此之外，在第二区域102，通过有一第一电压提供线NWL，以及第二电压提供线PWLA，以及一第三电压提供线PWLB，沿着一第二方向(例如X方向)排列。其中第一电压提供线NWL提供N型阱区NW一第一电压，使得N型阱区NW本身带有一定的偏压。同样地，第二电压提供线PWLA提供第一P型阱区PW1一第二电压，第三电压提供线PWLB提供第二P型阱区PW2一第三电压，使得P型阱区PW1与第二P型阱区PW2本身带有一定的偏压(bias)。施加偏压的目的在于调整阈值电压(threshold voltage，Vt)或是减少隧穿效应(tunneling effect)的产生。另外，本发明中第一电压提供线NWL、第二电压提供线PWLA、第三电压提供线PWLB的排列位置与方向等并不限于图1中所绘示，其排列方向与排列位置可以依照实际需求而调整，但值得注意的是，从上视图来看，第一电压提供线NWL、第二电压提供线PWLA、第三电压提供线PWLB以及都不会与第一区域101重叠。另外，在本实施例中，通过第二电压提供线PWLA与第三电压提供线PWLB所提供的第二电压与第三电压来源不同，但可以是同电位。此外在其他实施例中，通过第二电压提供线PWLA与第三电压提供线PWLB所提供的第二电压与第三电压来源相同。
此外，在第二区域102、第三区域103以及第四区域104中可能通过其他金属线，例如提供各存储单元MC的Vcc电压线或Vss电压线(或接地线)、字符线或位线等，在此为了简化附图，将该些金属线省略。然而熟知本领域的技术人员应了解，该些金属线也属于构成本发明半导体存储元件的构件之一。
本发明的存储单元MC较佳包含一六晶体管静态随机存取存储单元(six-deviceSRAM,6T-SRAM)10。但值得注意的是，在本发明的其他实施例中，存储单元MC不以6T-SRAM为限，其可能包含有8T-SRAM或是更多晶体管组成的存储单元。以下仍以6T-SRAM为例说明。请参考图2，图2为本发明静态随机存取存储器中一组六晶体管静态随机存取存储器(six-device SRAM,6T-SRAM)存储单元的电路图。
请参考图2，在本实施例中，各6T-SRAM存储单元10较佳由一第一上拉晶体管(Pull-Up transistor)PL1、一第二上拉晶体管PL2、一第一下拉晶体管(Pull-Downtransistor)PD1、一第二下拉晶体管PD2、一第一存取晶体管(pass gate transistor)PG1和一第二存取晶体管PG2构成正反器(flip-flop)，其中第一上拉晶体管PL1和第二上拉晶体管PL2、第一下拉晶体管PD1和第二下拉晶体管PD2构成栓锁电路(latch)，使数据可以栓锁在存储节点(Storage Node)24或26。另外，第一上拉晶体管PL1和第二上拉晶体管PL2是作为主动负载之用，其也可以一般的电阻来取代做为上拉晶体管，在此情况下即为四晶体管静态随机存取存储器(four-device SRAM,4T-SRAM)。另外在本实施例中，第一上拉晶体管PL1和第二上拉晶体管PL2各自的一源极区域电连接至一电压源Vcc，第一下拉晶体管PD1和第二下拉晶体管PD2各自的一源极区域电连接至一电压源Vss。
在一实施例中，6T-SRAM存储单元10的第一上拉晶体管PL1、第二上拉晶体管PL2是由P型金属氧化物半导体(P-type metal oxide semiconductor,PMOS)晶体管所组成，而第一下拉晶体管PD1、第二下拉晶体管PD2和第一存取晶体管PG1、第二存取晶体管PG2则是由N型金属氧化物半导体(N-type metal oxide semiconductor,NMOS)晶体管所组成，但本发明不限于此。其中，第一上拉晶体管PL1和第一下拉晶体管PD1一同构成一反向器(inverter)，且这两者所构成的串接电路28其两端点分别耦接于一电压源Vcc与一电压源Vss；同样地，第二上拉晶体管PL2与第二下拉晶体管PD2构成另一反向器，而这两者所构成的串接电路30其两端点也分别耦接于电压源Vcc与电压源Vss。上述两反向器互相耦合以存储数据。
此外，在存储节点24处，是分别电连接有第二下拉晶体管PD2和第二上拉晶体管PL2的栅极(gate)、及第一下拉晶体管PD1、第一上拉晶体管PL1和第一存取晶体管PG1的漏极(Drain)；同样地，在存储节点26上，也分别电连接有第一下拉晶体管PD1和第一上拉晶体管PL1的栅极、及第二下拉晶体管PD2、第二上拉晶体管PL2和第二存取晶体管PG2的漏极。至于第一存取晶体管PG1和第二存取晶体管PG2的栅极则分别耦接至字符线(Word Line)WL，而第一存取晶体管PG1和第二存取晶体管PG2的源极(Source)则分别耦接至相对应的位线(Bit Line)BL1与BL2。
请参考图3，其绘示本发明优选实施例的第一区域101内的一存储单元MC的布局图。如上所述，每一个第一区域101、每一个第二区域102以及每一个第三区域103内都包含有一个存储单元MC，在此先以第一区域101内的存储单元MC为例说明，后续提及第二区域102或是第三区域103内的存储单元MC，各存储单元MC都具有大致相同的特征。存储单元MC包含有多条栅极线52以及多个扩散区54彼此之间互相交错，其中栅极线52的延伸方向大致上与各扩散区54的延伸方向垂直。另外各栅极线52与各扩散区54的交界处构成多个晶体管，也就是图2中所提到的第一上拉晶体管PL1、第二上拉晶体管PL2、第一下拉晶体管PD1、第二下拉晶体管PD2和第一存取晶体管PG1、第二存取晶体管PG2，标示于图3上。
值得注意的是，在存储单元MC范围内，另外定义有一左区域LR、一右区域RR以及一中央区域MR，中央区域MR位于左区域LR以及右区域RR之间。左区域LR与第一P型阱区PW1的范围重叠，右区域RR与第二P型阱区PW2的范围重叠，而中央区域MR的范围则与N型阱区NW重叠。存储单元MC中的PMOS(包含第一上拉晶体管PL1、第二上拉晶体管PL2)都位于中央区域MR内，而存储单元MC中的NMOS(包含第一下拉晶体管PD1、第二下拉晶体管PD2、第一存取晶体管PG1、第二存取晶体管PG2)则都位于左区域LR或是右区域RR内。
此外，存储单元MC还包含有多个接触结构56，包含56A、56B、56C、56D、56E、56F、56G、56H。用以连接不同元件。举例来说，接触结构56A与第一存取晶体管PG1以及位线BL1相连；接触结构56B与第二存取晶体管PG2以及位线BL2相连；接触结构56C与其中一条字符线WL以及第一存取晶体管PG1的栅极相连；接触结构56D与其中一条字符线WL以及第二存取晶体管PG2的栅极相连；接触结构56E与第一上拉晶体管PL1以及电压源Vcc相连；接触结构56F与第二上拉晶体管PL2以及电压源Vcc相连；接触结构56G与第一下拉晶体管PD1以及电压源Vss相连(或是接地)；接触结构56H与第一下拉晶体管PD1以及电压源Vss相连(或是接地)，其余未特别提及的接触结构则以接触结构56表示。
另外，包含有第一金属层58A与第一金属层58B。第一金属层58A位置对应到图2中的存储节点24，电连接有第二下拉晶体管PD2和第二上拉晶体管PL2的栅极、第一下拉晶体管PD1、第一上拉晶体管PL1和第一存取晶体管PG1的漏极；第一金属层58B位置对应到图2中的存储节点26，电连接有第一下拉晶体管PD1和第一上拉晶体管PL1的栅极、及第二下拉晶体管PD2、第二上拉晶体管PL2和第二存取晶体管PG2的漏极。
接下来，请参考图4，其绘示本发明部分第一区域101、部分第二区域102、部分第三区域103以及部分第四区域104的示意图。值得注意的是，在图4中，主要绘示各栅极线52、扩散区54以及接触结构56的位置，其余结构例如第一金属层的位置则暂时被省略。值得注意的是，位于边缘区P内的第二区域102、第三区域103以及第四区域104内都不包含有存储单元MC，另外边缘区P内的扩散区54并不与位于存储区A内的扩散区54相连。各第二区域102内还包含有一第一电压接触件62，直接接触N型阱区NW，并与第一电压提供线NWL电连接，通过第一电压提供线NWL提供第一电压至N型阱区NW，各第三区域103内包含有一第二电压接触件64，直接接触第一P型阱区PW1，并与第二电压提供线PWLA电连接，通过第二电压提供线PWLA提供第二电压至第一P型阱区PW1，各第四区域104内还包含有一第三电压接触件66，直接接触第二P型阱区PW2，并与第三电压提供线PWLB电连接，通过第三电压提供线PWLB提供第三电压至第二P型阱区PW2。
另外值得注意的是，各第一区域101内并不包含有任何提供第一电压予N型阱区NW，任何提供第二电压予第一P型阱区PW1，以及任何提供第三电压予第二P型阱区PW2的接触结构。换句话说，第一区域101范围内的N型阱区NW、第一P型阱区PW1以及第二P型阱区PW2所需的电压，都分别由第一电压提供线NWL、第二电压提供线PWLA以及第三电压提供线PWLB来提供。如此一来，每一个第一区域101的面积将可缩减。
另外，请参考图5，其绘示根据本发明另外一实施例的半导体存储元件中的部分第二区域以及部分第三区域的示意图。如图5所示，本实施例中大致结构与上述第一实施例所述的半导体存储元件相同，相同的部分则不多加描述。而本实施例与第一实施例差别在于，在本实施例中，并不包含有上述用来提供第三电压的第三电压提供线PWLB，而仅包含有第一电压提供线NWL以及第二电压提供线PWLA。其中第一电压提供线NWL通过第二区域102范围，并且通过第一电压接触件62与N型阱区NW电连接；第二电压提供线PWLA通过第三区域103范围，并且通过第二电压接触件64与第一P型阱区PW1电连接，此外，本实施例中，还包含有一局部连接件68，分别通过接触结构69A以及接触结构69B，同时连接第三区域103内的第一P型阱区PW1以及第四区域104内的第二P型阱区PW2，但是局部连接件68并不直接接触第二电压提供线PWLA。因此，本实施例中，第一P型阱区PW1以及第二P型阱区PW2的电压都由第二电压提供线PWLA来提供。
本发明的特征在于，设置长条形的N型阱区与P型阱区，而所有的存储单元都沿着该N型阱区与P型阱区设置，如此可以简化制作工艺。另外，各第一区域101内的存储单元MC负责主要的数据存储功能，其所需要的电压(包括Vcc、Vss或是提供N型阱区与P型阱区的电压)都不设置在第一区域内，而设置在第二区域102、第三区域103或是第四区域104内内，可以缩减各第一区域101的面积。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (14)

1.一种半导体存储元件，包含：
第一P型阱区，该第一P型阱区的延伸方向与一第一方向平行；
第二P型阱区，该第二P型阱区的延伸方向与该第一方向平行；
N型阱区，延着该第一方向延伸，该N型阱区位于该第一P型阱区以及该第二P型阱区之间；
其中，当由一平面图视向该半导体存储元件时，满足以下条件：
(1)该半导体存储元件定义有多个第一区域，各该第一区域沿着该第一方向排列；
(2)该半导体存储元件定义有至少一第二区域，至少一第三区域以及至少一第四区域，该第一区域、该第二区域；该第三区域以及该第四区域彼此互不重叠；
(3)各该第二区域内还包含有第一电压接触件，直接接触该N型阱区，并提供一第一电压至该N型阱区，各该第三区域内还包含有第二电压接触件，直接接触该第一P型阱区，并提供一第二电压至该第一P型阱区，各该第四区域内还包含有第三电压接触件，直接接触该第二P型阱区，并提供一第三电压至该第二P型阱区；以及
(4)每一个第一区域内都包含有一个存储单元，各该存储单元并不位于该第二区域、该第三区域或该第四区域内，其中每一个该存储单元都包含有多个N型晶体管以及多个P型晶体管，各该P型晶体管都位于该N型阱区的一范围内，而各该N型晶体管位于该第一P型阱区的一范围内或该第二P型阱区的一范围内。
2.如权利要求1所述的半导体存储元件，其中还包含有第一位线、第二位线以及多条字符线，每一个存储单元都包含有第一反向器以及第二反向器，该第一反向器包含有第一N型晶体管以及第一P型晶体管，该第二反向器包含有第二N型晶体管以及第二P型晶体管，且该第一反向器与该第二反向互相耦合，一第三N型晶体管，该第三N型晶体管具有源极以及漏极，分别与该第一反向器的该输出端以及该第一位线相连，一第四N型晶体管，该第四N型晶体管具有一源极以及一漏极，分别与该第二反向器的该输出端以及该第二位线相连，且该第三N型晶体管的一栅极以及该第四N型晶体管的一栅极都与该多条字符线中的其中一条字符线相连。
3.如权利要求2所述的半导体存储元件，其中各该存储单元中的该第一P型晶体管与该第二P型晶体管位于该N型阱区的该范围内，该第一N型晶体管与该第三N型晶体管位于该第一P型阱区的该范围内，该第二N型晶体管与该第四N型晶体管位于该第二P型阱区的该一范围内。
4.如权利要求2所述的半导体存储元件，其中该第一区域内还包含:
与该第三N型晶体管以及该第一位线相连的第一接触；
与该第四N型晶体管以及该第二位线相连的第二接触；
与该多条字符线中的其中一条以及该第三N型晶体管的该栅极相连的第三接触；以及
与该多条字符线中的其中一条以及该第四N型晶体管的该栅极相连的第四接触。
5.如权利要求1所述的半导体存储元件，其中该第一区域内并不包含有提供该第一电压予该N型阱区的接触结构。
6.如权利要求1所述的半导体存储元件，其中该第一区域内并不包含有提供该第二电压予该第一P型阱区的接触结构。
7.如权利要求1所述的半导体存储元件，其中该第一区域内并不包含有提供该第三电压予该第二P型阱区的接触结构。
8.如权利要求1所述的半导体存储元件，其中该第二电压与该第三电压来源不同。
9.如权利要求1所述的半导体存储元件，其中该第二电压与该第三电压来源相同。
10.如权利要求1所述的半导体存储元件，其中还包含有多条存储列，每一个存储列包含有多个沿着该第一方向排列的该存储单元。
11.如权利要求10所述的半导体存储元件，其中每一个存储列还包含有：
M个第一存储群组，每一个第一存储群组包含有N个第一区域，其中N＝2n，n为大于1的整数；以及
该第二区域、该第三区域以及该第四区域，位于两相邻的第一存储群组之间。
12.一种半导体存储元件，包含：
第一P型阱区，该第一P型阱区的延伸方向与一第一方向平行；
第二P型阱区，该第二P型阱区的延伸方向与该第一方向平行；
N型阱区，延着该第一方向延伸，该N型阱区位于该第一P型阱区以及该第二P型阱区之间；
其中，当由一平面图视向该半导体存储元件时，满足以下条件：
(1)该半导体存储元件定义有多个第一区域，各该第一区域沿着该第一方向排列；
(2)该半导体存储元件定义有至少一第二区域以及至少一第三区域，该第一区域、该第二区域以及该第三区域彼此互不重叠；
(3)各该第二区域内还包含有第一电压接触件，直接接触该N型阱区，并提供一第一电压至该N型阱区，各该第三区域内还包含有第二电压接触件，直接接触该第一P型阱区，并提供一第二电压至该第一P型阱区，另外还包含有一局部连接件，直接接触该第二P型阱区以及该第一P型阱区，并提供该第二电压至该第二P型阱区；以及
(4)每一个第一区域内都包含有一个存储单元，各该存储单元并不位于该第二区域或该第三区域内，其中每一个该存储单元都包含有多个N型晶体管以及多个P型晶体管，各该P型晶体管都位于该N型阱区的一范围内，而各该N型晶体管位于该第一P型阱区的一范围内或该第二P型阱区的一范围内。
13.如权利要求12所述的半导体存储元件，其中该第一区域内并不包含有提供该第二电压予该第二P型阱区的接触结构。
14.如权利要求12所述的半导体存储元件，其中该第二电压接触件电连接到一电压提供线，而该局部连接件与该电压提供线并不直接接触。
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