CN1505156A - 非易失性半导体存储器件及其制造方法 - Google Patents

非易失性半导体存储器件及其制造方法 Download PDF

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Abstract

本发明的目的在于提供涉及使用3层多晶硅栅极的虚拟接地式存储单元的微细化、高性能化和成品率提高的新的非易失性快擦写半导体存储器件及其制造方法。在本发明的存储单元中，在浮置栅极115b的端面之中分别与字线117a和沟道垂直的方向上存在的2个端面的各自的一部分，被形成得使之中间间隔绝缘膜110a地置于第3栅极109a的上部之上。尚采用本发明，则可以缩小非易失性半导体存储器件的存储单元面积，提高动作速度，还可以实现成品率的提高。

Description

非易失性半导体存储器件及其制造方法
技术领域
本发明涉及非易失性半导体存储器件及其制造方法，特别是涉及要实现高性能化、高集成化和成品率提高的方法。
背景技术
快擦写存储器(flash memory)，由于便携性、耐冲击性优良、可汇总地电擦除，故近些年来作为便携式个人计算机或数字静物照相机、视频摄像机等的小型便携信息设备的存储装置，需要急速地扩大。为了其市场的扩大，由存储单元面积的缩小而产生的位成本的降低和与内容(content)的短时间下载相对应的高速写入是必须的，人们已提出了实现它的存储单元方式。作为其中之一，有使用3层多晶硅栅极的虚拟接地式的存储单元(例如，参看日本特开2001-028428号公报或特开2001-085541号公报)。该存储单元，如图15所示，由硅衬底201中的阱202，阱中的源极、漏极扩散层区203、203’，和在阱上形成的由多晶硅膜构成的成为第1栅极的浮置栅极204，成为第2栅极的控制栅极205，具有擦除栅极和控制分开式沟道(splitchannel)的栅极的至少一个功能的第3栅极206这3个栅极构成。每一个多晶硅栅极204、205、206间以及多晶硅栅极和阱202间，都借助于绝缘膜207、208、209、210和211进行隔离。控制栅极205被连接到行方向上，构成字线。源极和漏极扩散层203、203’是公用相邻接的存储单元的扩散层的虚拟接地式，借助于此实现了行方向的步距的缩小。第3栅极206，被配置得与沟道平行，而且，与字线205垂直。在写入时，字线205、漏极203和第3栅极206分别加上独立的正电压，阱202、源极203’则成为0V。借助于此，在第3栅极和浮置栅极边界部分的沟道中将产生热电子，并被注入到浮置栅极204内。归因于此存储单元的阈值电压上升。在擦除时，给第3栅极206加上正电压，给字线205加上负电压，使源极203’、漏极203和阱202成为0V。借助于此，电子就从浮置栅极204向第3栅极206放出，阈值电压降低。或者，给字线加上负电压，使第3栅极206、源极203’、漏极203和阱202成为0V。借助于此，就从浮置栅极204向阱202内放出电子，阈值电压降低。借助于使这样的存储单元晶体管的阈值电压变化来判断信息的‘0’、‘1’。
但是，在想要实现上面所说的非易失性半导体存储器件的大容量化的情况下，就产生了新的课题。
首先第1，在存储单元的写入/擦除时，特别是擦除时的内部动作电压的降低。一般地说，在快擦写存储器中，在控制栅极电压Vcg和浮置栅极Vfg之间以下的关系成立。
Vfg＝Vcg C2/(C1+C2+Cag+Cfg)       式(1)
其中，C1是浮置栅极和Si衬底间的绝缘膜(隧道绝缘膜)电容，C2是浮置栅极和控制栅极间的绝缘膜(多晶硅层绝缘膜)电容、Cag是浮置栅极和第3栅极间的绝缘膜电容，Cfg是存在于相邻接的字线下面的浮置栅极间的绝缘膜电容。C2/(C1+C2+Cag+Cfg)被人们叫做耦合比。为了把加在控制栅极上的电压效率良好地传达给浮置栅极，用更低的内部电压进行写入/擦除，增大该耦合比是必须的。为此，重要的是(1)增大多晶硅层间绝缘膜电容C2，(2)增大第3栅极-浮置栅极间膜厚以减小Cag，(3)使浮置栅极的剖面形状成为U形或鱼翅形以减小截面积，减小相对的浮置栅极间绝缘膜电容Cfg。为了增大C2，就必须增大浮置栅极的表面积。但是在上面所说的众所周知的例子中，却存在着浮置栅极204的面积小，难于减小动作电压的问题。本课题，在给浮置栅极和硅衬底间的绝缘膜210加上高电压，借助于隧道现象使存储在浮置栅极的电子向衬底放出的擦除动作时，是特别重要的。此外，在向1个存储单元内存储2位的量的数据的所谓的多值存储式的快擦写存储器中，有必要在写入状态和擦除状态下存储单元的阈值电压之差形成得大，为了减小写入/擦除动作时间，提高耦合比是不可或缺的。
第2，是写入参差的减少和第3栅极的微细化。在上述众所周知的例子之中，在日本特开2001-085541号公报中，谈论到了使用3层多晶硅栅极的虚拟接地式存储单元的各种各样的形成方法。其中，在第3栅极206的形成后，再形成浮置栅极204的方法中，存在着产生所谓的栅极鸟喙的问题：在借助于热氧形成使隧道绝缘膜210时，先前形成的第3栅极206的下端部就要被氧化，栅极氧化膜局部增厚。
这是因为在形成隧道绝缘膜时的清洗工序中第3栅极下端部的栅极氧化膜被除去，第3栅极多晶硅膜的下端部被氧化的缘故。本栅极鸟喙的伸展，成为要借助于第3栅极形成的MOS晶体管的阈值电压的参差的原因，将产生增大存储单元间的写入参差这样的问题。存储单元间的写入参差增大后，在多值存储式的快擦写存储器中，就要增加判断是否达到了所希望的阈值状态的验证次数，增大芯片的写入时间。此外，当归因于本栅极鸟喙的伸展而使得第3栅极的栅极氧化膜厚度增大后，要借助于第3栅极形成的MOS晶体管的耐穿通性将要降低，使栅极长度的缩小变得困难起来。
第3，是字线的微细化。一般地说，在大容量快擦写存储器中，通过用最小加工尺寸使字线图形化来谋求存储单元的微细化。为此，在使字线图形化时的光刻工序中就必须确保充分的焦点余裕量。为此，极力减小基底台阶就成为一个课题。
人们期望着进行目的为解决与使用3层多晶硅栅极的虚拟接地式存储单元的微细化、高性能化有关的问题的新的非易失性半导体存储器件及其制造方法的开发。
发明内容
本发明的目的在于提供与使用3层多晶硅栅极的虚拟接地式存储单元的微细化、高性能化和成品率提高有关的新的非易失性快擦写半导体存储器件及其制造方法。
在本专利中所公开的发明之中，概要地说来代表性的发明如下。
就是说，根据的本发明，在把具有在硅衬底中形成的第1导电类型的阱；在该阱中形成的第2导电类型的源极/漏极扩散层区；对该扩散层区垂直方向上形成的沟道；在该硅衬底上中间间隔绝缘膜地形成的作为第1栅极的浮置栅极；与该浮置栅极中间间隔绝缘膜形成的作为第2栅极的控制栅极，被形成得把该控制栅极连接起来的字线；与该硅衬底、浮置栅极、控制栅极中间间隔绝缘膜地形成，具有与浮置栅极和控制栅极不同的功能的第3栅极的存储单元当作1个构成要素的非易失性半导体存储器件中，通过采用把该浮置栅极的端部之中在与控制栅极垂直的方向上存在着的2个端部的每一者，都配置得使中间间隔绝缘膜地置于第3栅极的上部之上的办法来实现上述目的。
上述浮置栅极，在设第3栅极间隔内的侧壁部分的面积为A，第3栅极间隔内的底部的面积为B，设第3栅极上部的平坦部分的面积为C以及第3栅极上部的侧壁部分的面积为D时，其表面面积为
A＞B+C+D
上述第3栅极是控制分开式沟道的栅极。
或者，上述第3栅极具有擦除栅极和控制分开式沟道的栅极这两者的功能。
另外，上述第3栅极和阱间的绝缘膜，理想的是与外围电路低压系部分的栅极绝缘膜是相同的。
此外，根据的本发明，在把具有在硅衬底中形成的第1导电类型的阱；在该阱中形成的第2导电类型的源极/漏极扩散层区；对该扩散层区垂直方向上形成的沟道；在该硅衬底上中间间隔绝缘膜地形成的作为第1栅极的浮置栅极；与该浮置栅极中间间隔绝缘膜形成的作为第2栅极的控制栅极；把该控制栅极连接起来形成的字线；与该硅衬底、浮置栅极、控制栅极中间间隔绝缘膜地形成，具有与浮置栅极和控制栅极不同的功能的第3栅极的存储单元当作1个构成要素的非易失性半导体存储器件中，通过采用把连接字线与金属布线的接触孔间隔绝缘膜配置在与第3栅极具有相同的材料和膜厚的构件上的办法来实现上述目的。
这时，上述构件理想的是多晶硅膜。
再有，根据的本发明，在把具有在硅衬底中形成的第1导电类型的阱；在该阱中形成的第2导电类型的源极/漏极扩散层区；对该扩散层区垂直方向上形成的沟道；在该硅衬底上中间间隔绝缘膜地形成的作为第1栅极的浮置栅极；与该浮置栅极中间间隔绝缘膜形成的作为第2栅极的控制栅极；把该控制栅极连接起来形成的字线；与该硅衬底、浮置栅极、控制栅极中间间隔绝缘膜地形成，具有与浮置栅极和控制栅极不同的功能的第3栅极的存储单元当作1个构成要素的非易失性半导体存储器件中，通过采用在使多个第3栅极集束起来的集束部分的下边的硅衬底中，形成有第2导电类型的杂质区的办法来实现上述目的。
这时，上述第2导电类型的源极/漏极扩散层区与第2导电类型的杂质区，和选择第2导电类型的源极/漏极扩散层区的选择晶体管的扩散层区连接在一起。
此外，根据本发明，在把具有在硅衬底中形成的第1导电类型的阱；在该阱中形成的第2导电类型的源极/漏极扩散层区；对该扩散层区垂直方向上形成的沟道；在该硅衬底上中间间隔绝缘膜地形成的作为第1栅极的浮置栅极；与该浮置栅极中间间隔绝缘膜形成的作为第2栅极的控制栅极；把该控制栅极连接起来形成的字线；与该硅衬底、浮置栅极、控制栅极中间间隔绝缘膜地形成，具有与浮置栅极和控制栅极不同的功能的第3栅极的存储单元当作1个构成要素的非易失性半导体存储器件的制造方法中，通过采用包括如下的步骤的来实现上述目的：在半导体衬底上形成多个阱的步骤；在该阱上形成膜厚不同的第1和第2栅极绝缘膜的步骤；在该第1和第2栅极绝缘膜上形成第1多晶硅膜的步骤；使该第1多晶硅膜图形化，形成第1方向的线条和间隔的步骤；在该间隔内形成第3栅极绝缘膜的步骤；形成第2多晶硅膜的步骤；使该第2多晶硅膜在第2方向上图形化的步骤；形成多晶硅层间绝缘膜的步骤；形成第3多晶硅膜的步骤；使该第3多晶硅膜和第2多晶硅膜在与第1方向垂直的方向上图形化的步骤；使第1多晶硅膜再次图形化的步骤。
这时，其特征在于：使该第1多晶硅膜图形化，形成第1方向的线条和间隔的步骤，仅仅在存储单元阵列部分中进行。
这时，理想的是上述第1和第3栅极绝缘膜的膜厚，第1栅极绝缘膜的较厚。
此外，理想的是在用上述第1多晶硅膜形成了第1方向的线条和间隔后，在该多晶硅膜的侧壁上形成绝缘膜的侧壁，在其形成后再形成第3栅极氧化膜。
再有，上述第1多晶硅膜图形化得使在第1方向的线条和间隔的端部上线条部分聚集成束。
在该情况下，其特征在于：在图形化之前，向上述第1多晶硅膜图形的集束部分的下面，导入第2导电类型的杂质。
这时，上述第2多晶硅膜的第1方向图形化，在第1多晶硅膜图形的线条上进行。
或者，第2多晶硅膜的第1方向图形化，使得埋入到第1多晶硅膜图形的间隔内那样地进行。
附图说明
图1是表示作为本发明的实施例1的快擦写存储单元的结构的电路图。
图2是上述快擦写存储器的主要部分平面图。
图3(a)-(d)是用来说明上述快擦写存储器的制造方法的剖面图。
图4(a)-(f)是用来说明上述快擦写存储器的制造方法的剖面图。
图5(a)-(f)是用来说明上述快擦写存储器的制造方法的剖面图。
图6(a)-(e)是用来说明上述快擦写存储器的制造方法的剖面图。
图7是用来说明上述快擦写存储器的写入动作的剖面图。
图8是用来说明上述快擦写存储器的擦除动作的剖面图。
图9是用来说明上述快擦写存储器的读出动作的剖面图。
图10是表示上述快擦写存储单元的写入/擦除时的阈值变化的图。
图11(a)-(b)是表示上述快擦写存储单元的完工剖面形状的图。
图12(a)-(d)是用来说明作为本发明的实施例2的快擦写存储器的制造方法的剖面图。
图13(a)-(d)是用来说明作为本发明的实施例3的快擦写存储器的制造方法的剖面图。
图14是表示本发明的快擦写存储单元的剖面形状的图。
图15是现有的快擦写存储器的主要部分剖面图。
图16(a)-(f)是用来说明本发明的快擦写存储器的存储单元～选择晶体管(图2的E-E’剖面图)的制造方法的剖面图。
图17(a)-(f)是用来说明本发明的快擦写存储器的存储单元～选择晶体管(图2的E-E’剖面图)的制造方法的剖面图。
图18(a)-(f)是用来说明本发明的快擦写存储器的存储单元～选择晶体管(图2的E-E’剖面图)的制造方法的剖面图。
具体实施方式
以下具体地说明本发明的实施例。
<实施例1>
用图1到图6说明本发明的实施例1。图1的电路图示出了把快擦写存储单元配置成矩阵状的存储器阵列的结构，图2是上述快擦写存储器的平面图，图3是在图2的A-A’、B-B’、C-C’、D-D’处剖开的剖面图，图4到图6用剖面图示出了存储单元和外围电路的制造工序，图16到图18示出了图2的E-E’剖面部分的制造工序。
在图1中，GDL是全局数据线，LDL是局部数据线，本存储单元阵列具有分层化数据线构造。WL是字线，AG是第3栅极(辅助栅极)。ST是选择晶体管的栅极布线，SL是公共源极线。
如图3和图6(e)所示，本存储单元由在硅衬底101上形成的p型阱104中的源极/漏极扩散层113、作为第1栅极的浮置栅极115b、作为第2栅极的控制栅极117a和第3栅极109a构成。各个存储单元的控制栅极117a，被连接到行方向上，形成字线。浮置栅极115b和阱103被栅极绝缘膜114，第3栅极109a和阱103被栅极绝缘膜108，浮置栅极115b和第3栅极109a被绝缘膜114a，浮置栅极115b和字线117a被绝缘膜116a，第3栅极109a和字线117a被绝缘膜110a隔离开来。源极/漏极扩散层113配置得与字线117a垂直，作为把列方向的存储单元的源极/漏极连接起来的局部源极线和漏极线存在。就是说，本非易失性半导体存储器件，由在每一个存储单元上都不具有接触孔的所谓的非接触型的阵列构成。在垂直于该扩散层113的方向上形成沟道。
第3栅极109a的2个端面，与上述浮置栅极115b的端面之中，在分别与字线117a和沟道垂直的方向上存在的2个端面，分别中间间隔绝缘膜114a相对地存在。浮置栅极115b被配置在存在于与字线117a和沟道垂直的方向上的第3栅极109a的间隙内。此外，浮置栅极115b对于第3栅极109a对称地存在，而上述第3栅极109a则对于浮置栅极115b对称地存在。
另外，在本实施例中，形成源极/漏极的一对扩散层113对浮置栅极115b处于非对称的位置关系，一方的扩散层成为与浮置栅极不重叠的偏移(offset)构造。此外，第3栅极109a和扩散层113存在得使各自的一部分进行重叠。
其次，用图7到图9和表1说明写入、擦除和读出动作。
表1
    写入     擦除     读出
 WLm     13.5V     -18V     Vr
 WLm+1     0V     0V     0V
 GDLm     4.5V     0V     1V
 GDLm+1     4.5V     0V     1V
 LDLmL     0V     0V     0V
 LDLmR     4.5V     0V     1V
 LDLm+1L     0V     0V     0V
 LDLm+1R     4.5V     0V     1V
 LDLm+2L     0V     0V     0V
 AGe     0V     0V     0V
 AGo     1.1V     0V     3.5V
 ST1     6V     0V     6V
 ST2     0V     0V     0V
 ST3     0V     0V     0V
 ST4     6V     0V     6V
首先，在要写入图7的选择单元PSC1的情况下，给字线WLm加上正的大的电压，例如13.5V左右的电压，此外，还要给第3栅极AGo加上1.1V左右的低电压。此外，给全局数据线GDLm加上4.5V左右的电压，并通过选择晶体管把它供给局部数据线LDLmR。源极LDLm+1L和p阱则保持0V。借助于此，在第3栅极109a下面的阱中形成沟道，在源极一侧的浮置栅极端部的沟道中产生热电子，注入到浮置栅极内。即第3栅极109a起着控制存在于其下部的沟道的栅极的作用。倘采用本存储单元，与现有的NOR型快擦写存储器比较，热电子的发生和注入效率增大，在沟道电流小的区域中进行的写入成为可能。因此，就可以用具有与借助于隧道现象进行写入的快擦写存储器芯片同等程度的电流供给能力的内部电源，进行千字节以上的多个存储单元的并行写入，可以实现写入吞吐量的提高。
在擦除时，如图8所示，则给字线WLm加上负的大的电压，例如加上-18V。这时，第3栅极AGe和AGo，所有的源极/漏极扩散层DL以及阱都保持0V。或者，给字线WLm加上负的大的电压，例如加上-16V，给阱加上正电压，例如2V，而第3栅极AGe和AGo，所有的源极/漏极扩散层DL以及阱都保持0V。借助于此，从浮置栅极向阱流入Fowler-Nordheim隧道电流放出存储在浮置栅极上的电子。
在要读出图9的单元RSC1的信息的情况下，给字线WLm加上与多值的阈值电平对应的电压，此外，还要给第3栅极AGo加上3.5V左右的电压。此外，给全局数据线GDLm加上1V左右的电压，并通过选择晶体管将之供给局部数据线LDLmR。源极LDLm+1h和p阱保持0V。
本实施例1与现有技术的不同之处，如图3(a)所示，是浮置栅极115b的端面之中存在于分别与字线117a和沟道垂直的方向上的2个端面中的每一者，都间隔绝缘膜110a而置于第3栅极109a的上部之上。浮置栅极115b的膜厚，被设定为不把第3栅极间隔完全填满那样的值。采用成为像这样的鱼翅(fin)形状的浮置栅极的办法，除了可以减小与字线平行的剖面的截面积，减小在相邻接的字线间相对的浮置栅极间的绝缘膜电容之外，还可以增大浮置栅极的表面面积。借助于此，即便是伴随着微细化字线步距减小，字线间距离减小，也可以提高存储单元的耦合比以减小写入/擦除时的内部动作电压。此外，由于在相邻接的字线间相对的浮置栅极间的绝缘膜电容小，故可以减小相邻接位的阈值因处于写入状态还是擦除状态的不同而产生的读出阈值的偏差。为此，在设阈值状态为4个等级以上，在1个存储单元内存储2位的量以上的数据的多值存储器中，就可以压缩1个1个的阈值分布，其结果是可以减小写入/擦除的阈值变化量。借助于此，就可以实现写入/擦除时间的缩短或由低电压动作、放置电场的缓和得到的数据保持性的提高。
这时，本浮置栅极115b，与图14所示的同样，在设第3栅极间隔内的侧壁部分的面积为A，第3栅极间隔内的底部的面积为B，第3栅极上部的平坦部分的面积为C和第3栅极上部的侧壁部分的面积为D时，关系式
A＞B+C+D                             式(2)
成立。为了使存储单元微细化，有必要缩小第3栅极的线条和间隔，在该条件下为了增大浮置栅极表面面积，就必须减小B和C，增大A或D。D的增大，结果就成为增大上面所说的在相邻接的字线间相对的浮置栅极间的绝缘膜电容。因此，可以用把第3栅极间隔内的侧壁部分的面积A形成得大把别的部分的面积形成得尽可能地小的(2)式表示的面积关系，在具有第3栅极的存储单元的微细化、动作速度的提高，数据保持特性的提高方面是有效的。
此外，在第3栅极形成后，在形成浮置栅极绝缘膜(所谓的隧道绝缘膜)之前，在第3侧壁上已形成了绝缘膜的侧壁。借助于此，就可以抑制向第3栅极119a下端部伸展的栅极鸟喙，就可以使第3栅极的栅极长度微细化。与此同时，还可以减小借助于第3栅极形成的MOS晶体管的阈值参差，可以抑制存储单元间的写入速度的参差。借助于此，就可以实现芯片写入时的验证次数的减少，实现写入吞吐量的提高。
此外，仅仅在要配置浮置栅极的存储器底板(mat)内才配置在第3栅极形成时形成的间隔。为此，就可以降低字线117a形成时的基底台阶，提高字线图形化时的光刻的焦点余裕量，缩小字线步距。
其次，用图4到图6展示本存储单元的制造方法。
本非易失性半导体存储器件，由把用来存储信息的多个存储单元矩阵状地配置起来的存储单元区，和配置多个用来选择要进行改写或读出的位，或构成在芯片内部产生必要的电压的外围电路区的MOS晶体管的外围电路区构成。外围电路区，可以分成仅仅要施加例如3.3V这样的电源电压那样的比较小的电压的低电压部分，和例如要施加18V这样的改写所必须的高电压的高电压部分。低电压部分和高电压部分，如图6(e)所示，都由在P阱104b、104c和N阱105a、105b上形成的多个NMOS晶体管和PMOS晶体管构成。存储单元，则在P阱104a上形成。图4到图6，是与存储单元的字线平行，且与外围电路MOS晶体管的栅极线垂直的剖面图。
制造方法如下所述。
首先，在面方位(100)的p型硅衬底101上，形成隔离选择晶体管和外围电路MOS晶体管的浅沟元件隔离区102。接着，用离子注入法，形成P阱区104a、104b、104c和N型阱区105a、105b，以及阱间的隔离区103(图4(a))。其次，在进行了用来调整存储单元和外围电路MOS晶体管的阈值的沟道离子注入(图中未画出来)后，进行用来形成第3栅极集束部分(图2的125)下边的扩散层(图2的124)的离子注入。借助于本离子注入，就可以进行存储单元的扩散层布线113与选择晶体管的扩散层120a的电连接(图16到图18)。其次，用热氧化法形成约23nm的在外围电路区之中成为高电压部分的硅氧化膜106(图4(b))。然后，形成光致抗蚀剂图形，并借助于湿法蚀刻使硅氧化膜106仅仅在外围电路区的高电压部分上剩下来(硅氧化膜106成为106a)(图4(c))。然后，在除去了光致抗蚀剂图形后，借助于热氧化法，在外围电路区的低电压部分和存储单元区上形成9nm的成为隔离外围MOS晶体管的栅极绝缘膜以及存储单元的第3栅极和阱的绝缘膜的热氧化膜108。这时，外围电路区的高电压部分的热氧化膜厚成为25nm(氧化硅膜106a成为106b)(图4(d))。然后，依次淀积成为外围MOS晶体管和存储单元的底栅极的多晶硅膜109和硅氧化膜110(图4(e))。接着，用光刻和干法蚀刻技术，使硅氧化膜110和多晶硅膜109图形化(硅氧化膜110和多晶硅膜109分别成为110a、110b和109a、109b)。这时，存储单元以外的所有的区域的硅氧化膜110和多晶硅膜109都进行不被蚀刻地剩下来那样的图形配置。此外，借助于本图形化形成的间隔全都成为相同尺寸。这是由于要在之后的工序中形成的字线的多晶硅-硅化物膜在芯片内都均匀地埋入到第3栅极间隔内，成为平坦的台阶形状的缘故(图4(f))。
其次，用减压化学气相淀积法淀积硅氧化膜111(图5(a))，对之进行各向异性蚀刻仅仅在第3栅极图形109的侧壁上才使之剩下来(硅氧化膜111成为111a)(图5(b))。本膜，是用来在一直到隧道绝缘膜形成前为止的清洗工序中使第3栅极氧化膜后退，结果得以抑制因栅极鸟喙伸展而增大单元间的写入参差，或者第3栅极MOS的短沟道特性降低的保护膜。本硅氧化膜111的膜厚，设定得使在形成隧道绝缘膜之前的清洗工序中可以完全地除去而其过蚀刻量非常小。然后，从彼此不同的方向上进行砷的斜向离子注入和硼的斜向离子注入，形成存储单元的源极/漏极扩散层区113和穿通阻挡层112(图5(c))。在这里，就把第3栅极下边的扩散层124和存储单元的源极/漏极扩散层区113连接起来(图17(c))。其次，用热氧化法形成对浮置栅极与阱间和浮置栅极与第3栅极间进行隔离的绝缘膜114。阱上的氧化膜厚做成为9nm。这时，在第3栅极侧壁上生长约20nm的氧化膜114a(图5(d))。然后，使得把第3栅极间隔完全填埋起来那样地淀积成为浮置栅极的多晶硅膜115(图5(e))。借助于光刻和蚀刻技术使之在与第3栅极平行的方向上图形化(多晶硅膜115成为115a)。这时，就成为浮置栅极图形115a的端部间隔硅氧化膜110a而置于第3栅极109a之上的构造(图5(f))。
接着，依次淀积隔离浮置栅极和字线的硅氧化膜/硅氮化膜/硅氧化膜的叠层膜、所谓的ONO膜116，和成为字线的多晶硅和钨硅化物膜、所谓的多晶硅-硅化物膜117和硅氧化膜118。这时，成为多晶硅-硅化物膜117的下层的多晶硅膜的膜厚，调整得使在图4(f)中形成的存储单元间隔完全填埋起来，多晶硅-硅化物膜117的表面大体上成为平坦(图6(a))。其次，借助于众所周知的光刻和干法蚀刻技术用最小加工尺寸使多晶硅-硅化物膜117图形化以形成字线(硅氧化膜118、多晶硅-硅化物膜117成为118a、117a)。然后，以字线117a为掩模加工ONO膜116和多晶硅膜图形116a，完成浮置栅极(ONO膜116和多晶硅膜图形115a分别成为116a和115b)(图6(b))。然后，借助于光刻和干法蚀刻技术使外围电路部分的硅氧化膜110b和多晶硅膜109b图形化，形成外围电路MOS晶体管的栅极电极硅氧化膜110b和多晶硅膜109b分别成为110c、109c((图6(c))。借助于本工序，也可以形成选择晶体管的栅极。此外，如图2所示，在存储器底板端部处在字线的外侧使多晶硅膜109b和硅氧化膜110b图形化。其次，在用离子注入法，形成了外围电路MOS晶体管的低浓度源极/漏极区119a、119b、120a、120b后(图6(d))，形成硅氧化膜的侧壁121，外围电路MOS晶体管的高浓度源极/漏极区122a、122b、123a、123b(图6(e))。借助于此，把第3栅极下边的扩散层124和存储单元的源极/漏极扩散层区113和选择晶体管扩散层120b连接起来(图18(d))。然后，虽然未画出来，但是在淀积了层间绝缘膜后，在该层间绝缘膜上形成字线、外围MOS晶体管的栅极电极、以及达到源极/漏极区的接触孔(图2的128)，其次，淀积金属膜，对之进行加工做成第1层的金属布线(图2的129)。然后，形成层间绝缘膜，在其上形成了接触孔开孔后(图2的130)，形成主要成为全局位线的第2层的金属布线(图2的131)。然后，淀积层间绝缘膜。在其上形成了开孔之后，形成第3层的金属布线，形成钝化膜，完成非易失性半导体存储器件。
图10示出了用本发明形成的存储单元的写入/擦除特性。在该图中为了进行比较，还一并示出了用在专利文献2中所示的方法形成的存储单元的特性。除了把浮置栅极的形状做成鱼翅状以减小截面积，减小相对的浮置栅极间的绝缘膜电容之外，把浮置栅极的端部一直延长到第3栅极的上部的结果，增加了其表面面积，耦合比从0.52增大到了0.60。其结果是，在用相同电压进行写入、擦除的情况下，增大了其速度。
测定用本方法形成的存储单元的写入后的阈值，得知最快位和最慢位间的阈值差为2.1V。相对于此，在第3栅极的侧壁上不形成侧壁的现有技术的情况下，人们观察到写入的阈值分布参差大到了4.7V。此外，观察借助于第3栅极构成的分开式栅极MOS晶体管的写入动作条件下的截止特性，得知在本发明的情况下，即便是第3栅极长度为0.20微米也可以截止，相对于此，在现有技术的情况下，在0.25微米时就要产生穿通，截止是困难的。为了弄明白以上的本发明和现有技术的写入参差和截止特性的差，用扫描电子显微镜观察两者的剖面形状，如图11(a)所示，得知在现有技术的情况下，在第3栅极下端部栅极鸟喙伸展了，相对于此，在本发明的情况下，如图11(b)所示，栅极鸟喙的伸展得到了抑制。
此外，在用本发明形成的存储单元的情况下，与现有技术比较，在存储单元阵列端部产生的字线的断线、短路大幅度地减少，成品率提高了。这是因为仅仅在存储单元阵列部分才使成为字线的基底的第3栅极图形化成线条和间隔的结果，结果成为把字线和金属布线连接起来的接触孔区域，被配置到第3栅极109a和淀积在其上的绝缘膜110a之上，使存储单元内的同区域的字线表面的高度成为相同高度的缘故。借助于此，就用最小加工尺寸增大了要图形化的字线的光刻的焦点余裕量，提高了成品率。
倘采用实施例1，则具有可以增大非易失性半导体存储器件的写入/擦除速度的效果。此外，还具有可以缩小存储单元面积的效果。此外，还具有可以实现成品率的提高的效果。
<实施例2>
其次，用图12说明本发明的实施例2。与实施例1的不同在于在形成了第3栅极图形109a后，先形成存储单元的扩散层113，然后，再形成侧壁间隔111a这一点。快擦写存储单元的平面配置、完成后的剖面构造与实施例1是同样的，在这里予以省略。
本存储单元的制造方法如下。首先用与实施例1的图4(a)到(f)所示的相同方法，在硅衬底101上，形成浅沟隔离元件区102，P阱区104a、104b、104c和N阱区105a、105b，阱间的隔离区103，栅极绝缘膜106a、108以及成为存储单元的第3栅极的电极的多晶硅膜109a和硅氧化膜110a。这时，与实施例1同样，除了存储单元之外的所有的区域的硅氧化膜110和多晶硅膜109都图形配置得不被蚀刻地剩下来。此外，用本图形化形成的间隔全都成为相同尺寸(图12(a))。
其次，从彼此不同的方向上进行砷的斜向离子注入和硼的斜向离子注入，形成存储单元的源极/漏极扩散层区113和穿通阻挡层112(图12(b))。其次，用减压化学气相淀积法淀积硅氧化膜111(图12(c))，对之进行各向异性蚀刻仅仅使第3栅极图形109的侧壁剩下来(硅氧化膜111成为111a)(图12(d))。本膜，是用来在一直到隧道绝缘膜形成前为止的清洗工序中使第3栅极氧化膜后退，结果得以抑制因栅极鸟喙伸展而增大单元间的写入参差，或者第3栅极MOS的短沟道特性降低的保护膜。本硅氧化膜111的膜厚，与实施例1同样，设定得使在形成隧道绝缘膜之前的清洗工序中可以完全地除去而其过蚀刻量非常小。
然后，用与实施例1的图5(d)多图6(e)同样的方法，进行栅极绝缘膜114形成以后的工序，完成存储单元(未画出来)。
倘采用本发明，则与实施例1同样，与现有技术相比实现了写入/擦除速度的提高。此外，存储单元间的写入参差降低，芯片的写入吞吐量提高。此外，用第3栅极形成的分开式栅极MOD晶体管的截止特性提高，第3栅极的栅极长度的缩小是可能。此外，还实现了成品率的提高。
<实施例3>
其次，用图13说明本发明的实施例3。与实施例2的不同在于在清洗工序中形成了隧道绝缘膜而无须完全除去在第3栅极图形109的侧壁上形成的硅氧化膜这一点。
本存储单元的制造方法如下。在一直到实施例2的图12(b)为止用相同工序存储单元的源极/漏极扩散层区113和沟道阻挡层112后(图13(a))，用减压化学气相淀积法淀积硅氧化膜111(图13(b))，对之进行各向异性蚀刻仅仅使第3栅极图形109的侧壁剩下来(硅氧化膜111成为111a)(图13(c))。本膜的膜厚，做得比实施例1或2更厚，设定得在形成隧道绝缘膜之前的清洗工序中不被除去。本硅氧化膜111a，与实施例1和2同样，也是在隧道绝缘膜时，用来抑制因栅极鸟喙伸展而使单元间的写入参差增大，或使第3栅极MOS的短沟道特性降低的保护膜，同时，也具有使第3栅极109a与浮置栅极115b进行隔离的绝缘膜的功能。
其次，在形成了隧道绝缘膜114、成为浮置栅极的多晶硅膜115之后(图13(d))，进行实施例1的图5(f)以后的工序，完成存储单元(未画出来)。
倘采用本发明，则与实施例1或2同样，与现有技术比，实现了写入/擦除速度的提高。此外，存储单元间的写入参差降低，芯片的写入吞吐量提高。此外，用第3栅极形成的分开式栅极MOD晶体管的截止特性提高，第3栅极的栅极长度的缩小是可能。此外，还实现了成品率的提高。
另外，在本实施例中，与实施例2同样，虽然在形成了存储单元的源极/漏极扩散层113后，形成了硅膜侧壁111a，但是，与实施例1同样，即便是在源极/漏极扩散层113形成前形成硅膜侧壁111a也可以得到同样的效果。
另外，在上面所说的实施例中，虽然把浮置栅极做成鱼翅形状并做成为置于第3栅极之上的构造以增大耦合比，实现了写入/擦除特性的提高，但是，即便是在专利文献1和2中所公开的那样的把浮置栅极做成鱼翅形状并埋入配置在第3栅极间的构造，由于在第3栅极侧壁上形成硅膜侧壁，故可以抑制在第3栅极下端部上的鸟喙的伸展，减小存储单元间的写入参差，提高芯片的写入吞吐量。此外，还可以提高用第3栅极形成的分开式栅极MOS晶体管的截止特性，缩小第3栅极的栅极长度。此外，除存储单元区域以外把字线的基底的第3栅极做成平坦图形的结果，减小了台阶，因而将提高光刻的焦点余裕量。借助于此，就可以大幅度地减少在底板端部产生的字线的断线、短路，提高成品率。
此外，在上述实施例中，擦除动作，虽然是采用给字线加上负偏压，使其它的端子成为0V，使存储在浮置栅极上的电子向阱内放出的办法进行的，但是在形成4状态以上的等级(level)，在1个存储单元内存储2位以上的数据的所谓的多值存储中也可以应用。在以往的多值存储中，即便是高精度地控制存储在浮置栅极上的电子的量以压缩各个等级的阈值分布，与2值存储比，也存在着最低的阈值状态和最高的阈值状态之差增大这样的问题。为此，在Fowler-Nordheim型的改写中，就会产生改写速度变慢，或写入电压增高的问题。倘采用本发明，由于写入和擦除都低电压化到13V左右，换句话说，由于可以实现改写的高速化，故对于多值存储是极其有效的。
以上，根据上述实施例2具体地说明了由本发明人完成的发明，但是，本发明并不限定于上述实施例，在不背离其技术思想的范围内，当然可进行种种的变更。例如，本发明在具备具有非易失性半导体存储元件的存储单元阵列部分的单片微型计算机(半导体器件)中也可以应用。
可从在本专利中所公开的发明之中代表性的发明得到的效果如下。
可以缩小非易失性半导体存储器件的存储单元面积。
可以实现非易失性半导体存储器的动作速度的提高。
可以实现非易失性半导体存储器件的成品率的提高。

Claims (16)

1.一种非易失性半导体存储器件，其特征在于：
具有：在硅衬底的一个主面一侧隔以预定的间隔形成的源极区和漏极区；在上述源极区和漏极区间形成的沟道区；在上述漏极一侧的沟道区上中间间隔第1栅极绝缘膜地设置的第1栅极；在上述源极一侧的沟道区上中间间隔第2栅极绝缘膜地设置的第2栅极，其侧面一侧用第1绝缘膜覆盖起来，在其上表面上设置有第2绝缘膜；
上述第1栅极，形成得把上述第1栅极绝缘膜上，以及上述第1绝缘膜的侧面和上述第2绝缘膜的侧面覆盖起来，其一个端部，配置在上述第2绝缘膜的上端面上。
2.根据权利要求1所述的非易失性半导体存储器件，其特征在于：上述第1栅极，其两端部配置在被上述第2栅极夹持着的间隙区内，并被填充得形成凹部。
3.根据权利要求1所述的非易失性半导体存储器件，其特征在于：在设上述第2栅极的间隙区内的侧壁部分的面积为A，第2栅极的间隙区内的底部的面积为B，第2栅极上部的平坦部分的面积为C以及第3栅极上部的侧壁部分的面积为D时，上述第1栅极的表面面积为
A＞B+C+D
4.根据权利要求1所述的非易失性半导体存储器件，其特征在于：上述第2栅极，是控制中间间隔上述第2栅极绝缘膜地在半导体衬底内形成的分开式沟道的栅极。
5.根据权利要求1所述的非易失性半导体存储器件，其特征在于：上述第2栅极，具有对擦除栅极和分开式沟道这两者的进行控制的栅极功能。
6.根据权利要求1所述的非易失性半导体存储器件，其特征在于：上述第2栅极绝缘膜，与构成在上述半导体衬底上形成的外围电路的低电压部分的MOS晶体管的栅极绝缘膜是相同的。
7.根据权利要求1所述的非易失性半导体存储器件，其特征在于：上述第3栅极的构成材料及其膜厚，与构成在上述半导体衬底上形成的外围电路的MOS晶体管的栅极是相同的。
8.一种非易失性半导体存储器件，其特征在于，具有：
在半导体衬底的一个主面一侧隔以预定的间隔形成的源极区和漏极区；
在上述源极区和上述漏极区间形成的沟道区；
在上述漏极一侧的沟道区上中间间隔第1栅极绝缘膜地设置的第1栅极；
在上述源极一侧的沟道区上中间间隔第2栅极绝缘膜地设置的第2栅极，其侧面一侧用第1绝缘膜覆盖起来，在其上表面上设置有第2绝缘膜；
中间间隔在上述第1栅极上形成的第3绝缘膜地设置的第3栅极；
把上述第3栅极电连接起来的字线；
贯通在上述第3栅极上形成的第3绝缘膜地设置的接触孔；
通过上述接触孔与上述字线连接起来的金属布线；
其中，上述接触孔被载置于与形成上述第2栅极的膜具有相同的材料和膜厚的构件上。
9.根据权利要求8所述的非易失性半导体存储器件，其特征在于：上述构件是多晶硅膜。
10.一种非易失性半导体存储器件，其特征在于，具有：
在半导体衬底的一个主面一例形成的第1导电类型的阱；
在上述第1导电类型的阱中隔以预定的间隔形成的第2导电类型的源极区和漏极区；
在上述源极区和上述漏极区间形成的沟道区；
在上述漏极一侧的沟道区上中间间隔第1栅极绝缘膜地设置的第1栅极；
在上述源极一侧的沟道区上中间间隔第2栅极绝缘膜地设置的第2栅极，其侧面一侧用第1绝缘膜覆盖起来，在其上表面上设置有第2绝缘膜；
中间间隔在上述第1栅极上形成的第3绝缘膜地设置的第3栅极；
其中，把多个上述第2栅极聚集成束的集束区，设置在选择性地形成了具有第2导电类型的杂质扩散层的上述半导体衬底的区域上。
11.根据权利要求10所述的半导体存储器件，其特征在于：上述具有第2导电类型的杂质扩散层区，连接到上述第2导电类型的源极区和漏极区，以及选择上述源极区和漏极区的选择晶体管的扩散层区上。
12.一种具有存储单元阵列区和外围电路区的非易失性半导体存储器件的制造方法，其特征在于：包括以下步骤：
在半导体衬底的一个主面一侧形成阱区的步骤；
在上述阱区上形成第1栅极绝缘膜的步骤；
在上述第1栅极绝缘膜上形成第1硅膜的步骤；
在上述存储单元阵列区内，使含有上述第1硅膜和上述第1栅极绝缘膜的膜选择性地图形化，在第1方向上形成要形成线条区和间隔区的线条和间隔形成步骤；
在上述间隔区上形成第2栅极绝缘膜，在含有上述第2栅极绝缘膜的区域上形成第2硅膜的步骤；
把上述第2硅膜图形化得使在第1方向上延伸的步骤；
在含有上述第2硅膜的区域上形成层间绝缘膜，在上述层间绝缘膜上形成第3硅膜的步骤；
在与上述第1方向垂直的方向上使上述第3硅膜和上述第2硅膜图形化的步骤；
以及使上述第1硅膜再次图形化的步骤，
其中，在第1方向上使上述第2硅膜图形化，且进行图形化使得所形成的第2硅膜图形的端部配置在上述线条区上。
13.根据权利要求12所述的非易失性半导体存储器件的制造方法，其特征在于：上述第1栅极绝缘膜的膜厚，比上述第2栅极绝缘膜的膜厚要薄。
14.根据权利要求12所述的非易失性半导体存储器件的制造方法，其特征在于：上述第2绝缘膜的形成，在形成了上述线条和间隔，在上述存储单元阵列区中在图形化后的上述第1硅膜的侧壁上形成了由绝缘膜构成的侧壁之后进行。
15.根据权利要求12所述的非易失性半导体存储器件的制造方法，其特征在于：使上述第1硅膜图形化，使得在上述第1方向上形成的线条的端部聚集成束，而形成集束部分。
16.根据权利要求12所述的非易失性半导体存储器件的制造方法，其特征在于：在上述集束部分形成前，向与上述集束部分的下边对应的上述半导体区导入与上述半导体衬底的导电类型相反的导电类型的杂质。
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