KR100943487B1 - 고전압용 반도체 소자 제조 방법 - Google Patents

고전압용 반도체 소자 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자에 있어서, 특히 고전압용 반도체 소자 제조 방법에 관한 것으로, 고전압 소자영역과 저전압 소자영역으로 구분 정의된 반도체 기판 상에 고전압용 게이트 산화막을 형성하는 단계와, 상기 고전압용 게이트 산화막이 형성된 반도체 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 포함하여 상기 반도체 기판의 전면에 FSG(Fluorine Silicated Glass)막과 라이너막을 순차적으로 형성하는 단계와, 상기 라이너막 상에 층간절연막을 형성하는 단계를 포함하고, 상기 FSG막과 라이너막의 순차적인 형성 단계는 상기 게이트 전극을 포함하여 상기 반도체 기판의 전면에 상기 FSG막을 증착하고, 상기 FSG막 상에 라이너 산화막을 증착하거나 또는, 상기 게이트 전극을 포함하여 상기 반도체 기판의 전면에 라이너 산화막을 증착하고, 상기 반도체 기판의 전면에 대한 이온 주입을 통해, 상기 라이너 산화막 내에 상기 FSG막을 형성하여, MOS 트랜지스터와 같은 고전압용 반도체 소자의 누설 전류 증가를 방지해주는 발명이다.
고전압용 반도체 소자, FSG(Fluorine Silicated Glass)막, 라이너막, 누설 전류

Description

고전압용 반도체 소자 제조 방법{high voltage semiconductor device, and method for manufacturing thereof}
본 발명은 반도체 소자에 관한 것으로, 특히 고전압용 반도체 소자 제조 방법에 관한 것이다.
일반적으로 고전압용 반도체 소자는 모터 구동과 같이 고전압 또는 고전류 출력을 필요로 하거나, 외부 시스템에서 고전압 입력이 존재하는 경우에 주로 사용된다.
통상적으로 고전압용 반도체 소자는 고전압 구동 부분과 저전압 구동 부분으로 구분되어 온칩 상에 존재한다. 그리고, 고전압 소자에의 전압 인가 양상이 게이트 전극에는 저전압이 인가되고 드레인 전극에만 고전압이 인가되는 경우에 저전압 구동 부분과 고전압 구동 부분을 동시에 형성한다.
이와 같은 고전압용 반도체 소자의 제조 공정시 저전압 구동 부분과 고전압 구동 부분이 기존의 특성을 유지한 채로 온 칩 상에 존재하기 위해서는 TGI(through Gate-Oxide Implantation) 공정을 수행한다.
상기 TGI 공정은 고전압용 게이트 산화막이 증착된 반도체 기판 상에 웰 영 역을 형성하기 위한 이온주입 공정이 수행되는 공정이다.
도 1은 종래 기술에 따른 고전압용 반도체 소자를 도시한 단면도로써, NMOS 트랜지스터의 단면 구조를 나타낸 것이다.
도 1을 참조하면, 반도체 소자는 고전압 소자영역과 저전압 소자영역이 정의된 반도체 기판(1), 웰 영역(2), 소자분리막(3), 게이트 산화막(4), 게이트 전극(5), 라이너막(6) 및 층간절연막(7)으로 구성된다.
소자분리막(3)은 고전압 소자영역과 저전압 소자영역이 정의된 반도체 기판(1)에 소자분리영역을 정의하기 위해 형성된다.
게이트 산화막(4)은 고전압 소자영역의 반도체 기판(1) 상에 형성된다.
고전압용 게이트 산화막(4)이 형성된 이후에 기판 전면 중 일부에 감광막 패턴을 형성하고, 그 패턴을 마스크로 사용하여 반도체 기판(1)에 대한 이온주입 공정을 수행함으로써 웰 영역(2)을 형성한다. 이후, 감광막 패턴을 제거된다.
게이트 전극(5)은 웰 영역(2)이 형성된 반도체 기판(1) 상에 형성된다. 게이트 전극(5)은 활성영역에 해당하는 기판 상부에 형성된다.
라이너막(6)은 게이트 전극(5)을 포함하여 반도체 기판(1) 전면 상에 형성되며, 라이너막(6)은 PMD(Preferential Metal Deposition)막 계열이며, TEOS(Tetra Ethyl Ortho Silicate) 막이다.
그리고, 층간절연막(7)은 라이너막(6)을 포함한 결과물 전면 상에 형성된다.
한편, 웰 영역(2)을 형성하기 위한 이온주입 공정 시에는 노출된 고전압용 게이트 산화막(4)에도 이온이 주입된다.
그에 따라, 이온주입된 게이트 산화막(4) 내에 트랩 사이트(trap site)가 발생한다. 그런데, 층간절연막(7)에 분포된 수소 및 보론(Boron)과 같은 물질들이 게이트 산화막(4) 내의 트랩 사이트로 이동하게 된다.
그로 인해, 고전압용 반도체 소자의 문턱 전압영역에서 누설 전류를 증가되어, 소비 전력의 소모 및 소자 특성을 저하시키는 문제점이 있었다.
또한 PMD 라이너막으로 TEOS막을 사용하는 경우, 라이너막을 증착하는 챔버의 상태 및 분위기에 따라 반도체 소자의 누설 전류가 크게 증가할 수 있다. 구체적인 원인으로는, TEOS막을 증착하는 챔버의 세정에 C3F8 가스를 사용한다. 그런데 그 C3F8 가스에 포함되는 불소(Fluorine)의 농도가 높은 경우에는 NMOS 트랜지스터의 누설 전류가 적게 측정되나 반대로 불소의 농도가 낮은 경우에는 NMOS 트랜지스터의 누설 전류가 높게 측정된다. 즉, TEOS막을 증착하는 챔버 내의 불소 분위기에 따라 누설 전류가 크게 증가하는 현상이 발생한다는 문제가 있었다.
본 발명의 목적은 상기한 점들을 감안하고 그에 따른 문제점을 해결하기 위해 안출한 것으로, MOS 트랜지스터와 같은 고전압용 반도체 소자의 누설 전류 증가를 방지하여 소자 특성을 향상시킬 수 있도록 해주는 고전압용 반도체 소자 제조방법을 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 고전압용 반도체 소자 제조 방법의 특징은, 고전압 소자영역과 저전압 소자영역으로 구분 정의된 반도체 기판 상에 고전압용 게이트 산화막을 형성하는 단계와, 상기 고전압용 게이트 산화막이 형성된 반도체 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 포함하여 상기 반도체 기판의 전면에 FSG(Fluorine Silicated Glass)막과 라이너막을 순차적으로 형성하는 단계와, 상기 라이너막 상에 층간절연막을 형성하는 단계를 포함고, 상기 FSG막과 라이너막의 순차적인 형성 단계는 상기 게이트 전극을 포함하여 상기 반도체 기판의 전면에 상기 FSG막을 증착하고, 상기 FSG막 상에 라이너 산화막을 증착하거나 또는, 상기 게이트 전극을 포함하여 상기 반도체 기판의 전면에 라이너 산화막을 증착하고, 상기 반도체 기판의 전면에 대한 이온 주입을 통해, 상기 라이너 산화막 내에 상기 FSG막을 형성하는 것을 특징으로 하여 이루어지는 것이다.
바람직하게, 상기 고전압용 게이트 산화막이 형성된 반도체 기판 내부에 웰 영역을 형성하는 단계를 더 포함한다.
바람직하게, 상기 라이너막이 형성된 상기 반도체 기판 전면에 어닐링 공정을 수행하여 어닐링된 라이너막을 형성하는 단계를 더 포함한다.
바람직하게, 상기 라이너막을 PMD(Preferential Metal Deposition)막 계열, MTO(middle temperature oxide)막계열 및 HTO(High temperature oxide)막계열 중 어느 하나로 형성할 수 있다.
바람직하게, 상기 층간절연막을 BPSG(Borophosphosilicate Glass)막, PSG(Phosphosilicate Glass)막 및 USG(Undopted Silicate Glass)막 중 어느 하나로 형성할 수 있다.
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본 발명에 의하면, PMD 계열이면서 TEOS막과 같은 라이너막의 형성 전 또는 후에 게이트 전극과 라이너막 사이에 FSG막을 얇게 더 형성시킴으로써, 층간절연막에 분포된 물질들이 게이트 산화막 내에 발생된 트랩 사이트(trap site)로 이동하는 것을 방지할 뿐만 아니라 NMOS 트랜지스터와 같은 고전압용 반도체 소자의 누설 전류를 감소시킨다. 그에 따라, 소자 특성을 향상시키는 효과가 있다.
또한, 본 발명은 챔버 내 불소(Fluorine)의 농도가 높은 조건에서 라이너막을 형성시키는 경우 소자의 누설 전류가 적게 측정되는 점에 착안한 것으로써, 본 발명에서는 라이너막의 형성에 전후하여 FSG막을 통해 불소(Fluorine)를 충분히 공 급해 주기 때문에, 불소가 적은 조건에서 보다 라이너막 내에 존재하는 산소(Oxide)을 특성을 향상시켜 준다. 그에 따라, 층간절연막에 분포된 수소 및 보론(Boron)과 같은 물질들이 게이트 산화막 내의 트랩 사이트로 침투 이동하는 것을 효과적으로 차단할 수 있다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 고전압용 반도체 소자 제조 방법의 바람직한 실시 예를 자세히 설명한다.
도 2a 내지 2d는 본 발명에 따른 고전압용 반도체 소자의 제조 절차를 도시한 공정단면도들이고, 도 3은 본 발명에 따른 고전압용 반도체 소자를 도시한 단면도이다. 일단 본 발명에 따른 반도체 소자는 NMOS 트랜지스터일 수 있으며, 고전압용 NMOS 트랜지스터인 것이 바람직하다.
먼저 도 3을 참조하여 설명하면, 본 발명에 따른 반도체 소자는 고전압 소자영역과 저전압 소자영역이 정의된 반도체 기판(10), 웰 영역(20), 소자분리막(30), 게이트 산화막(40), 게이트 전극(50), FSG(Fluorine Silicated Glass)(60)막, 라이 너막(70) 및 층간절연막(80)으로 구성된다.
소자분리막(30)은 고전압 소자영역과 저전압 소자영역으로 구분 정의된 반도체 기판(10)에 소자분리영역을 정의하기 위해 형성된다.
게이트 산화막(40)은 고전압 소자영역의 반도체 기판(10) 상에 형성된다. 즉, 고전압용 게이트 산화막(40)이 기판(10) 상에 형성된다.
웰 영역(20)은 게이트 산화막(40)이 형성된 이후에 기판(10) 내부에 P도펀트 또는 N도펀트를 이온주입하여 형성된다.
게이트 산화막(40)이 형성된 반도체 기판(10)에서 활성 영역 상에 게이트 전극(50)이 형성된다. 게이트 전극(50)의 양측벽에는 소정 두께로 스페이서(미도시)가 형성될 수도 있다.
FSG막(60)은 게이트 전극(50)을 포함하여 반도체 기판(10) 전면 상에 형성된다. 즉, 게이트 전극(50)을 감싸도록 반도체 기판(10) 전면에 FSG막(60)이 형성된다.
한편, 라이너막(70)은 FSG막(60)을 포함하여 반도체 기판(10) 전면 상에 형성된다. 즉, FSG막(60)을 감싸도록 반도체 기판(10) 전면에 라이너막(70)이 형성된다. 여기서, 라이너막(70)은 PMD(Preferential Metal Deposition)막 계열, MTO(middle temperature oxide)막계열 및 HTO(High temperature oxide)막계열 중 어느 하나일 수 있으며, TEOS(Tetra Ethyl Ortho Silicate) 막일 수 있다.
본 발명에서는 상기한 FSG막(60)과 라이너막(70)을 순차적으로 형성시킨다. 예로써, 수십 내지 수백Å의 얇은 FSG막(60)을 먼저 증착한 후에 라이너막(70)을 상부에 증착할 수 있다. 다른 예로써, 라이너막(70)을 충분히 두껍게 게이트 전극(50)을 감싸도록 형성시킨 후에 불소(Fluorine) 성분을 이온주입하여 수십 내지 수백Å의 얇은 FSG막(60)을 라이너막(70) 내에 형성시킬 수 있다.
층간 절연막(80)은 라이너막(70) 상에 형성되는데, 그 층간 절연막(80)은 BPSG(Borophosphosilicate Glass)막, PSG(Phosphosilicate Glass)막 및 USG(Undopted Silicate Glass)막 중 어느 하나일 수 있다.
상기한 도 3의 본 발명에 따른 반도체 소자를 제조하기 위한 공정을 이하 설명한다.
도 2a를 참조하면, 고전압 소자영역과 저전압 소자영역으로 구분 정의된 반도체 기판(10)에 소자분리영역을 정의하기 위한 소자분리막(30)을 형성한다.
소자분리막(30)을 형성하기 위해서는 먼저 반도체 기판(10)에 소자분리영역에 트렌치를 형성한 후에 그 트렌치 내부에 절연막을 매립한다.
이어, 반도체 기판(10) 상의 고전압 소자영역에 고전압 게이트 산화막(40)을 증착한다. 이때, 반도체 기판(10) 상의 저전압 소자영역에는 저전압 게이트 산화막(미도시)을 형성하나 그에 대해서는 도시하지 않는다.
상기 고전압용 게이트 산화막(40)이 형성된 이후에 기판 전면 중 일부에 감광막 패턴을 형성하고, 그 패턴을 마스크로 사용하여 반도체 기판(10)에 대한 이온주입 공정을 수행함으로써 웰 영역(20)을 반도체 기판(10) 내에 형성한다. 이후, 감광막 패턴을 제거된다.
한편, 상기한 이온주입 공정 중에 고전압 게이트 산화막(40) 내에는 트랩 사 이트(trap site)가 발생될 수 있다. 상세하게, 감광막 패턴이 형성되지 않은 영역에서 고전압 게이트 산화막(40) 내에 트랩 사이트가 발생될 수 있다
도 2b를 참조하면, 도 2a에서 설명된 결과물 상에 즉, 고전압 게이트 산화막(40) 상에 폴리 실리콘과 같은 도전물질을 증착한다. 이후, 증착된 도전물질에 대한 패터닝을 거쳐 고전압 게이트 산화막(40) 상부에 게이트 전극(50)을 형성한다.
경우에 따라, 상기 게이트 전극(50)의 양측벽에 소정 두께를 갖는 스페이서(미도시)를 더 형성할 수도 있다.
이어, 게이트 전극(50)을 포함하여 반도체 기판(10) 전면 상에 FSG막(60)과 라이너막(70)을 순차적으로 형성한다.
도 2c 내지 2d는 FSG막(60)을 먼저 증착한 후에 그 FSG막(60) 상에 라이너막(70)을 증착하는 예를 도시한다.
도 2c에 도시된 바와 같이, 게이트 전극(50)을 포함하여 반도체 기판(10) 전면 상에 FSG막(60)을 증착한다.
이어, 도 2d에 도시된 바와 같이, FSG막(60) 상에 라이너막(70)을 증착한다. 여기서, 라이너막(70)은 산화막으로써, PMD막계열, MTO막계열 또는 HTO막계열이다. 상기 라이너막(70)은 게이트 전극(50)을 후속 공정에 의해 형성될 금속배선과 분리하기 위해 것이다.
별도의 예로써, 본 발명에서는 라이너막(70)을 먼저 형성한 후에 FSG막(60)을 이온주입을 통해 형성할 수 있다.
상세하게, 게이트 전극(50)을 포함하여 반도체 기판(10) 전면 상에 라이너막(70)을 충분한 두께로 증착한다.
이어, 반도체 기판(10)의 전면에 불소(Fluorine) 성분을 이온주입하여 수십 내지 수백Å의 얇은 FSG막(60)을 라이너막(70) 내에 형성한다.
마지막으로, FSG막(60)과 라이너막(70)이 형성 후에는 반도체 기판(10) 전면 상에 BPSG막, PSG막, USG막과 같은 계열의 층간절연막(80)을 형성한다.
한편, 상기에서 층간절연막(80)이 형성되기 이전에 라이너막(70)이 최상부에 존재할 때, 그 라이너막(70)이 형성된 반도체 기판(10) 전면에 대해 어닐링 공정을 수행하여, 어닐링된 라이너막을 형성할 수도 있다. 여기서, 어닐링 공정은 N2 또는 H2 분위기에서 진행하고, 600~ 1000℃ 정도의 온도로 진행한다. 상기한 어닐링된 라이너막은 FSG막(60)과 더불어 층간절연막(80)에 분포된 수소 및 보론(Boron)과 같은 물질들이 게이트 산화막(40) 내의 트랩 사이트로 침투 이동하는 것을 효과적으로 차단한다. 여기서, 어닐링된 라이너막은 어닐링되지 않은 라이너막 보다 인접한 막 간의 물질 이동을 더 효과적으로 방지한다.
지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다.
그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구 범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
도 1은 종래 기술에 따른 고전압용 반도체 소자를 도시한 단면도.
도 2a 내지 2d는 본 발명에 따른 고전압용 반도체 소자의 제조 절차를 도시한 공정단면도들
도 3은 본 발명에 따른 고전압용 반도체 소자를 도시한 단면도.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 20: 웰 영역
30: 소자 분리막 40: 게이트 산화막
50: 게이트 전극 60: FSG막
70: 라이너막 80: 층간절연막

Claims (7)

  1. 고전압 소자영역과 저전압 소자영역으로 구분 정의된 반도체 기판 상에 고전압용 게이트 산화막을 형성하는 단계와;
    상기 고전압용 게이트 산화막이 형성된 반도체 기판 상에 게이트 전극을 형성하는 단계와;
    상기 게이트 전극을 포함하여 상기 반도체 기판의 전면에 FSG(Fluorine Silicated Glass)막과 라이너막을 순차적으로 형성하는 단계와;
    상기 라이너막 상에 층간절연막을 형성하는 단계를 포함하고,
    상기 FSG막과 라이너막의 순차적인 형성 단계는 상기 게이트 전극을 포함하여 상기 반도체 기판의 전면에 상기 FSG막을 증착하고, 상기 FSG막 상에 라이너 산화막을 증착하거나 또는, 상기 게이트 전극을 포함하여 상기 반도체 기판의 전면에 라이너 산화막을 증착하고, 상기 반도체 기판의 전면에 대한 이온 주입을 통해, 상기 라이너 산화막 내에 상기 FSG막을 형성하는 것을 특징으로 하는 고전압용 반도체 소자 제조 방법.
  2. 제 1 항에 있어서, 상기 고전압용 게이트 산화막이 형성된 반도체 기판 내부에 웰 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 고전압용 반도체 소자 제조 방법.
  3. 제 1 항에 있어서, 상기 라이너막이 형성된 상기 반도체 기판 전면에 어닐링공정을 수행하여 어닐링된 라이너막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 고전압용 반도체 소자 제조 방법.
  4. 제 1 항에 있어서, 상기 라이너막을 PMD(Preferential Metal Deposition)막 계열, MTO(middle temperature oxide)막계열 및 HTO(High temperature oxide)막계열 중 어느 하나로 형성하는 것을 특징으로 하는 고전압용 반도체 소자 제조 방법.
  5. 제 1 항에 있어서, 상기 층간절연막을 BPSG(Borophosphosilicate Glass)막, PSG(Phosphosilicate Glass)막 및 USG(Undopted Silicate Glass)막 중 어느 하나로 형성하는 것을 특징으로 하는 고전압용 반도체 소자 제조 방법.
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