KR100277564B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

게이트 전극에서 반도체 기판으로의 붕소의 관통을 방지하기 위한, 질소 주입을 행하지 않는 반도체 장치 및 그 제조 방법을 제공한다.
게이트 전극(30)은 하지(10)의 주면에 게이트 절연막(31), 도전막(32N) 및 도전막(32)을 순차 형성한다. 도전막(32N)에 대해서는 질소를 함유하고 또 수소를 함유하지 않는 분위기 내에서 어닐을 행함으로써 형성된다. 다음에, 게이트 절연막(31) 및 도전막(32)의 정형(整形)을 행하여 게이트 전극(30)을 한번에 형성하고, PMOS 트랜지스터 형성 영역(110) 내에 대해서는 게이트 전극(30)을 마스크로 하여 붕소를 하지(10)에 주입함으로써 소스 영역(5) 및 드레인 영역(6)을 형성한다.

Description

반도체 장치 및 그 제조 방법
본 발명은 PMOS 트랜지스터를 갖는 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 PMOS 트랜지스터의 게이트 전극 구조에 관한 것이다.
반도체 웨이퍼 상에 다수의 반도체 집적회로 등의 디바이스를 형성하는 경우, 그 디바이스에 포함되는 PMOS 트랜지스터(도 11)는 다음과 같이 해서 형성된다. 우선, 소자 분리 산화막(2)에 의해 구획된 PMOS 트랜지스터 형성 영역(110) 내의 반도체 웨이퍼(1)내에 N 웰 영역(11)이 형성된 하지(10)를 구비한다. 그후, N 웰 영역(11) 상에 게이트 절연막(31) 및 도전막(32)로 이루어지는 게이트 전극(30)을 형성한다. 그후, 게이트 전극(30)을 마스크로 하여 붕소의 주입을 행하고, 다음에 사이드 월(4)을 형성하고, 다시 붕소의 주입을 행함으로써 LDD 구조의 소스 영역(5) 및 드레인 영역(6)을 형성한다.
상술한 붕소의 주입에 의해, 붕소가 게이트 전극(30)을 관통하여 N 웰 영역(11)에 도달하게 된다. 그래서, 도 11에 도시하는 게이트 절연막(31)이 SiON인 구조에 대해, 게이트 전극(30)으로부터 N 웰 영역(11)으로의 붕소의 관통을 방지할 수 있는 지의 여부에 대해 실험을 하였다. 게이트 절연막(31)의 재질이 SiON인 도 11에 도시하는 구조를 다수 구비하고, 그 반수만에 대해 900℃에서 30분간 어닐을 행하고, 경시적 절연 파괴의 측정을 행하였다. 상기 실험 결과를 도 12에 도시한다. 도 12는 그 횡축에 스트레스 전압을 인가한 시간 (스트레스 인가 시간)을 채택한 웨이블 플롯(Weibull plot), 종축은 고장율이다. 스트레스는 게이트 전극(30)에 전기적으로 접속된 패드 (도시되지 않음)에 인가된다. 도 12에 도시하는 바와 같이, 예를 들면 스트레스 인가 시간이 68초에서는, 어닐을 행한 구조에서는 어닐을 행하지 않았던 구조의 약 90배의 고장율로 되었다. 게이트 절연막(31)의 두께를 두껍게 하면, 고장율을 저하시킬 수 있지만, MOS 트랜지스터의 미세화나 고전류 구동을 실현하기 위해서는 게이트 절연막(31)의 두께를 두껍게 할 수 없다. 즉, 얇은 게이트 절연막(31)만으로는 이것에 SiON을 이용한 경우에 있어서도 게이트 전극(30)으로부터 N 웰 영역(11)으로의 붕소의 관통을 방지하는 것이 곤란하다.
한편, 게이트 전극(30)에 질소를 함유시켜 게이트 전극(30)에서 N 웰 영역(11)으로의 붕소의 관통을 억제하는 것이 제안되고 있다. 이것은 질소가 함유되지 않은 게이트 전극(30)이 완성된 후, 상술한 붕소의 주입 이전에 게이트 전극(30)에 질소의 이온 주입을 행함으로써 실현되고 있었다.
도 13에 질소를 주입하는 형태를 도시한다. 웨이퍼 전체에 질소 이온이 도입되도록 이온 빔을 웨이퍼 위를 주사한다. 또, 도 14에 예를 들면 25장으로 이루어지는 1롯트의 반도체 웨이퍼(1)가 롯트 케이스(100)에 수납된 상태를 도시한다. 우선, 롯트 게이트(100)으로부터 25장의 반도체 웨이퍼(1)를 취출하고, 이온 주입 장치에 의해 질소의 이온 주입을 행한다. 이하 순차적으로 반도체 웨이퍼에 질소 주입을 행하여 25장을 완료한다.
이와 같이, 이온 주입 장치에서는 1롯트의 25장의 반도체 웨이퍼(1)에 대해 한번에 이온 주입을 할 수 없이 웨이퍼 마다 차례로 질소를 주입하지 않으면 안된다고 하는 문제가 있고, 이 문제점은 반도체 장치의 제조에 필요한 시간이나 비용의 요인이 되고 있었다.
이러한 문제점을 해결하고, 질소를 함유한 막을 갖는 게이트 전극을 얻기 위해서는, CVD 법을 이용한 기술이 예를 들면 특개 평 8-330584호 공보나 특개평 3-181176호 공보에 개시되어 있다. 특개평 8-330584호 공보에서는 질소를 함유한, 예를 들면 다결정 실리콘막을 게이트 전극이 포함하고, 상기 다결정 실리콘막이 실란 가스(SiH4)와 안티몬 가스(NH3), 또는 디실란 가스(Si2H6)와 안티몬 가스(NH3)를 이용한 CVD법에 의해 형성되는 것을 개시하고 있다. 한편, 특개평 3-181176호 공보에서는 질소 및 붕소를 함유한 실리콘 막을 게이트 전극이 포함하고, 이 실리콘 막을 예를 들면 디실란 가스(Si2H6)와 디보론 가스(N2H6)를 이용한 CVD 법에 의해 형성하는 것을 개시하고 있다. 이와 같이, CVD 법을 이용하면, 한번에 복수장의 웨이퍼에 대해 질소를 도입할 수 있다.
그러나, 질소를 도입하기 위한 가스로서 이상과 같이 수소를 함유한 가스를 이용하고 있기 때문에, 수소에 기인하는 트랩 센터가 게이트 전극 내에 많이 생성되어 도펀트로 포화되지 않는 트랩 센터가 다수 발생한다고 하는 새로운 문제점이 초래되고 있었다.
본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 게이트 전극을 마스크로 하여 붕소를 주입하는 것에 관한 것으로, 게이트 전극에서 반도체 기판으로의 붕소의 관통을 방지하기 위한 질소의 주입을 행하지 않으며, 또 도펀트로 포화되지 않은 트랩 센터가 게이트 전극 내에 발생하는 것을 억제하는 반도체 장치 및 그 제조 방법을 얻는 것을 목적으로 한다.
본 발명에 따른 과제 해결 수단은, (a) 반도체 기판 상에 게이트 전극을 형성하기 위한 단계와, (b) 상기 게이트 전극을 마스크로 하여 붕소를 상기 반도체 기판에 주입함으로써 소스 영역과 드레인 영역을 형성하기 위한 단계를 포함하되, 상기 단계(a)는 (a-1) 상기 반도체 기판의 주면 상에 게이트 절연막을 형성하기 위한 단계와, (a-2) 상기 게이트 절연막 상에 제1 폴리실리콘막을 형성하기 위한 단계와, (a-3) 상기 단계(a-2)를 통해 얻어진 구조에 대해 질소를 함유하고, 또 수소를 함유하지 않은 분위기내에서 어닐을 행하는 단계를 포함한다.
본 발명에 따른 과제 해결 수단에서, 상기 단계(a)는 (a-4) 상기 제1 폴리실리콘막 상에 도펀트를 함유하는 제2 폴리실리콘막을 형성하기 위한 단계를 더 포함한다.
본 발명에 따른 과제 해결 수단에서, 상기 게이트 절연막은 SiON이다.
본 발명에 따른 과제 해결 수단은 반도체 기판과, 상기 반도체 기판 상에 형성된 게이트 전극과, 상기 게이트 전극의 양측의 상기 반도체 기판에 형성된 소스 영역과 드레인 영역을 포함하되, 상기 게이트 전극은 상기 반도체 기판 상에 형성된 SiON의 게이트 절연막과, 상기 게이트 절연막 상에 형성되고, 질소를 함유하는 제1 폴리실리콘막과, 상기 제1 폴리실리콘막 상에 형성되고, 질소를 함유하지 않은 제2 폴리실리콘막을 구비하고, 상기 소스 영역, 상기 드레인 영역 및 상기 제2 폴리실리콘막에는 붕소가 주입된다.
도 1은 본 발명의 실시형태에 있어서의 반도체 장치의 제조 방법을 도시하는 공정도.
도 2는 본 발명의 실시형태에 있어서의 반도체 장치의 제조 방법을 도시하는 공정도.
도 3은 본 발명의 실시형태에 있어서의 반도체 장치의 제조 방법을 도시하는 공정도.
도 4는 본 발명의 실시형태에 있어서의 반도체 장치의 제조 방법을 도시하는 공정도.
도 5는 본 발명의 실시형태에 있어서의 반도체 장치의 제조 방법을 도시하는 공정도.
도 6은 본 발명의 실시형태에 있어서의 반도체 장치의 제조 방법을 도시하는 공정도.
도 7은 본 발명의 실시형태에 있어서의 반도체 장치의 제조 방법을 도시하는 공정도.
도 8은 본 발명의 실시형태에 있어서의 반도체 장치의 제조 방법을 도시하는 공정도.
도 9는 본 발명의 실시형태에 있어서의 반도체 장치의 제조 방법을 도시하는 동정도.
도 10은 본 발명의 실시형태에 있어서의 반도체 장치를 도시하는 단면도.
도 11은 종래의 반도체 장치를 도시하는 단면도.
도 12는 절연 파괴에 대해서의 고장율을 도시하는 그래프.
도 13은 종래의 반도체 장치의 제조 방법을 도시하는 공정도.
도 14는 반도체 웨이퍼가 롯트 게이트(lot case)에 수납되어 있는 상태를 도시하는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 하지
31 : 게이트 절연막
32N, 32 : 도전막
1 : 반도체 웨이퍼
본 발명이 실시형태에 관계되는 반도체 장치 및 그 제조 방법을 저전압 동작을 가능하게 하는 듀얼 게이트의 MOS 트랜지스터를 예로 들어 도 1 내지 도 10을 이용하여 설명한다.
우선, 주지의 기술을 이용하여 형성된 하지(10)를 준비한다(도 1). 도 1에서는 하지(10)의 구조는 소자 분리 산화막(2)에 의해 구획된 PMOS 트랜지스터 형성 영역(110) 및 NMOS 트랜지스터 형성 영역(120) 내의 반도체 웨이퍼(1) 표층에 N 웰 영역(11) 및 P 웰 영역(12)이 형성된 것이다.
다음에, 하지(10)의 주면에 게이트 절연막(31)을 형성한다(도 2).
다음에, 게이트 절연막(31) 상에, 어떠한 것도 주입되지 않은, 즉 비도프 폴리실리콘인 도전막(32)을 성막하고 있지만, 도중에서 도전막(32)의 성막을 일단 중단한다(도 3). 도 3에 도시하는 도전막(32)이 제1 폴리실리콘막이다.
다음에, 여기까지의 공정에서 얻어진 구조에 대해 N2O 가스 또는 NO 가스인 분위기(200)에서, 900℃에서 10분, 혹은 800℃에서 30분이라는 조건에서 어닐 장치에 의해 어닐을 행한다(도 4). 이 결과, 도전막(32)은 질소를 함유하는 도전막(32N)으로 변화한다(도 5).
종래의 기술에서 설명한 특개평 8-330584호 공보나 특개평 3-181176호 공보에 개시된 기술과 같이, 질소를 함유한 막을 형성하는데 수소를 함유한 가스를 이용하면, 수소에 기인하는 트랩 센터가 도전막(32N) 내에 다수 발생한다. 한편, 분위기(200) 내에는 수소가 함유되지 않기 때문에, 수소에 기인한 트랩 센터에 대해서는 도전막(32N) 내에 형성되지 않는다. 또, 수소 이외의 원인에 기인하는 트랩 센터가 발생하지만, 트랩 센터는 질소로 포화되기 때문에, 도전막(32N) 내의 저항은 저하한다.
또, 어닐을 상기 조건에서 행하는 것은 분위기(200)가 N2O 가스 또는 NO 가스의 경우 700℃ 이하에서는 비도프 도전막(32) 내에 질소가 확산하지 않고, 900℃보다 높으면, 도시하지 않은 영역에 형성된 소자의 소정의 전기적 특성이 얻어지지 않기 때문이다.
다음에, 도전막(32N)의 형성이 완료하면, 분위기(200)를 N2O 가스 또는 NO 가스로부터 도펀트용 가스(예를 들면 PH3가스)로 치환한다. 그래서, 도전막(32)의 성막을 재개한다. 도전막(32)이 성막함과 동시에, 상기 어닐 장치에 의해 적당한 온도에서 어닐을 행한다 (도 6). 도전막(32) 내에 생긴 트랩 센터는 도펀트로 포화되기 때문에, 도전막(32) 내의 저항은 저하한다. 도 6에 도시하는 도전막(32)이 제2 폴리실리콘막이다.
다음에, 주지의 사진제판 기술 및 에칭 기술을 이용하여, 게이트 절연막(31), 도전막(32N) 및 도전막(32)에 대해, 이들의 일부를 선택적으로 제거함으로써 정형한다. 그 결과, PMOS 트랜지스터 형성 영역(110) 및 NMOS 트랜지스터 형성 영역(120) 각각에는 양측에 하지(10)가 노출한 게이트 전극(30)이 형성된다(도 7).
다음에, PMOS 트랜지스터 형성 영역(110)에 대해서는, 게이트 전극(30)을 마스크로 하여 붕소를 주입함으로써, 상기 게이트 전극(30)의 양측의 N 웰 영역(11)에 소스 영역(5) 및 드레인 영역(6)을 형성하고, 게이트 전극(30)은 붕소를 갖게 된다. 또, 도전막(320)은 붕소를 함유하고, 질소를 함유하지 않는다. 한편, NMOS 트랜지스터 형성 영역(120)에 대해서는 게이트 전극(30)을 마스크로 하여 이온을 주입함으로써 상기 게이트 전극(30)의 양측의 P 웰 영역(12)에 소스 영역(5) 및 드레인 영역(6)을 형성한다(도 8).
다음에, 게이트 전극(30)의 측벽에 사이드 월(4)을 형성한다 (도 9). 다음에, 다시 PMOS 트랜지스터 형성 영역(110)의 소스 영역(5) 및 드레인 영역(6)에는 붕소를, NMOS 트랜지스터 형성 영역(120)의 소스 영역(5) 및 드레인 영역(6)에는 이온을 주입함으로써, 소스 영역(5) 및 드레인 영역(6)을 LDD 구조로 하면, 도 10에 도시하는 듀얼 게이트의 MOS 트랜지스터가 반도체 웨이퍼(1) 상에 도시하지 않은 것도 포함하여 다수 동시에 완성된다.
본 발명의 실시형태에 의한 효과는 다음과 같다. 즉, 본 실시형태의 반도체 장치의 제조 방법은 게이트 전극(30)을 마스크로 하여 붕소를 주입하면, 종래 기술에서 설명한 것과 같이 게이트 전극(30)에서 N 웰 영역(11)으로의 붕소의 통과를 방지하기 위한 질소의 첨가에 대해 종래와 같은 웨이퍼마다 주입을 행하지 않고 완료된다. 이로써, 반도체 장치의 제조에 필요한 시간 및 비용의 삭감이 도모된다.
또, 질소를 함유한 막을 형성하는데에, 질소를 함유하고 수소를 함유하지 않은 가스를 이용하기 때문에, 수소에 기인하는 트랩 센터가 발생하지 않는다. 수소 이외에 기인하여 발생한 트랩 센터는 질소로 포화된다. 따라서, 도펀트로 포화되지 않은 트랩 센터가 게이트 전극내에 발생하는 것을 억제할 수 있다.
또, 도전막(32)의 형성을 중단하여 질소를 함유하는 분위기 내에서 어닐을 행함으로써, 도전막(32N)을 형성하는 것이 용이하게 행해진다.
또, N2O 가스 또는 NO 가스의 분위기(200)에서의 어닐을 행한 후, 상기 어닐에 이용한 처리실 및 어닐 장치를 이용하여 도펀트용 가스의 분위기(200)에서의 어닐이 행해질 수 있다.
또, 어닐은 복수의 반도체 웨이퍼에 대해 한번에 행해질 수 있다.
또, 게이트 절연막(31)은 SiO2, SiON 등의 절연막이면 좋지만, SiON을 채용하면, 이것은 질소를 함유하기 때문에 붕소를 통과하기 쉽다. 그 만큼, 도전막(32N)의 막두께를 약 400 Å∼약 600Å의 범위로 얇게 하는 것이 가능하고 미세화가 도모된다. 또, 이 범위보다 얇으면, 게이트 전극(30)에서 N 웰 영역(11)으로의 붕소의 통과가 발생하는 한편, 두꺼우면 하지(10)와 게이트 전극(30)의 정상부분과의 단차에 의해 배선의 형성이 곤란하게 되기도 하고, 게이트에 기생하는 용량이나 저항이 증가하기도 한다.
또, 이와 같이 질소를 함유한 도전막(32N)과 도펀트를 함유한 도전막(32)과의 2회의 형성에 의해, 게이트 절연막(30) 상에 형성된 도전막을 형성함으로써, 도전막(32N)에 대해 직접 도펀트를 제공하는 경우에 비하여 질소 함유량을 고려할 필요가 없이 도펀트를 제공할 수 있다.
도전막(32N)을 형성하는 경우에 이용되는 가스는 N2O 가스 또는 NO 가스 이외에 질소를 함유하고 수소를 함유하지 않은 가스이면 좋다. 하지(10)의 구조는 도 1에 도시하는 것 이외이어도 좋다.
본 발명에 따르면, 질소를 함유하고, 수소를 함유하지 않은 분위기에서 어닐을 행함으로써 수소에 기인하는 트랩 센터가 발생하지 않고, 제1 폴리실리콘 막 내에서 수소 이외에 기인하여 발생하는 트랩 센터가 질소로 포화되기 때문에 도펀트로 포화되지 않은 트랩 센터가 게이트 전극 내에 발생하는 것을 억제할 수 있다. 또한, 종래와 같이 웨이퍼 마다 질소의 주입을 행하지 않아도 게이트 전극에서 반도체 기판으로의 붕소의 통과를 방지하는 처리를 복수의 웨이퍼 전체에 대해 행할 수 있다.
본 발명에 따르면, 질소를 함유한 제1 폴리실리콘막과는 별도로 제2 폴리실리콘을 새로이 형성하고, 제2 폴리실리콘에 도펀트가 도입되기 때문에, 제1 폴리실리콘에 대해 직접 도펀트를 도입하는 경우에 비하여 도입할 도펀트의 양은 제1 폴리실리콘에 도입된 질소의 양을 고려할 필요가 없다.
본 발명에 따르면, 게이트 절연막도 질소를 함유하기 때문에, 제1 폴리실리콘 막의 막 두께를 얇게 할 수 있다.
본 발명에 따르면, 게이트 절연막 및 제1 폴리실리콘막이 질소를 갖기 때문에, 제2 폴리실리콘막의 붕소가 제1 폴리실리콘막 및 게이트 절연막을 통과하여 게이트 절연막 바로 아래의 반도체 기판에 도달하는 것이 방지된다.

Claims (2)

  1. (a) 반도체 기판 상에 게이트 전극을 형성하기 위한 단계, 및
    (b) 상기 게이트 전극을 마스크로 하여 붕소를 상기 반도체 기판에 주입함으로써 소스 영역과 드레인 영역을 형성하기 위한 단계
    를 포함하되, 상기 단계 (a)는
    (a-1) 상기 반도체 기판의 주면 상에 게이트 절연막을 형성하기 위한 단계와,
    (a-2) 상기 게이트 절연막 상에 제1 폴리실리콘막을 형성하기 위한 단계와,
    (a-3) 상기 단계 (a-2)를 통해 얻어진 구조에 대해 질소를 함유하고, 또 수소를 함유하지 않은 분위기 내에서 어닐을 행하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 반도체 기판과,
    상기 반도체 기판 상에 형성된 게이트 전극과,
    상기 게이트 전극의 양측의 상기 반도체 기판에 형성된 소스 영역과 드레인 영역을 포함하되,
    상기 게이트 전극은
    상기 반도체 기판 상에 형성된 SiON의 게이트 절연막과,
    상기 게이트 절연막 상에 형성되고, 질소를 함유하는 제1 폴리실리콘막과,
    상기 제1 폴리실리콘막 상에 형성되고, 질소를 함유하지 않은 제2 폴리실리콘막
    을 구비하고, 상기 소스 영역, 상기 드레인 영역 및 상기 제2 폴리실리콘막에는 붕소가 주입되어 있는 반도체 장치.
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