KR20000007412A - 반도체 소자의 게이트 절연막 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 게이트 절연막 형성방법을 개시한다. 개시된 본 발명은, 소자 분리막이 형성된 실리콘 기판 표면을 클리닝하는 단계와, 상기 실리콘 기판상에 실리콘 산화막을 형성하는 단계와, 상기 실리콘 산화막이 형성된 실리콘 기판을 NO분위기에서 어닐링하는 단계와, 상기 어닐링한 실리콘 산화막을 재산화하여 게이트 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 게이트 절연막 형성방법
본 발명은 반도체 소자의 형성방법에 관한 것으로, 보다 구체적으로는 반도체 모스 트랜지스터의 게이트 절연막 형성방법에 관한 것이다.
일반적으로, 게이트 절연막은 모스 트랜지스터에서 게이트 전극과 실리콘 기판간을 절연시켜주는 절연막으로, 이 게이트 절연막의 유전 특성에 의하여 모스 트랜지스터의 특성이 결정된다.
이러한 종래의 게이트 절연막은 대개 실리콘 산화막이 많이 이용된다. 그러나, P모스 트랜지스터의 경우, 즉, 게이트 전극의 전도 특성을 보완하고자 P형의 불순물인 보론이 게이트 전극에 이온 주입되는 경우, 보론이 실리콘 산화막을 쉽게 침투하게 된다. 이렇게 게이트 절연막에 보론과 같은 불순물이 침투하게 되면, 게이트 절연막의 유전체 신뢰성이 크게 저하되고, 모스 트랜지스터의 문턱 전압이 변화된다.
띠라서, 종래에는 이러한 게이트 전극으로 부터의 불순물의 침투를 방지하기 위하여, 게이트 절연막으로 실리콘 산화막을 형성한다음, NO 개스로 어닐링 공정을 실시한다. 그러면, 어닐링 공정시 질소(N) 원자들이 실리콘 계면에 축적되어, 침투하는 불순물을 포획하게 된다.
그러나, 상기한 게이트 절연막은 게이트 전극으로 부터의 불순물은 용이하게 차단할 수 있으나, 실리콘 기판과의 계면이 불안정하여, 게이트 절연막 자체 신뢰도(Qbd:charge to breakdown)가 저하된다.
따라서, 본 발명은 상술한 종래의 문제점을 해결하기 위한 것으로, 게이트 절연막과 실리콘 기판 간의 계면 특성을 확보하여, 게이트 절연막의 자체 신뢰도를 향상할 수 있는 반도체 소자의 게이트 절연막 형성방법을 제공하는 것을 목적으로 한다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 게이트 절연막 형성방법을 설명하기 위한 각 공정별 단면도.
도 2는 본 발명에 따른 게이트 절연막의 Qbd 특성을 보여주는 그래프.
도 3은 본 발명에 따른 게이트 절연막의 C-V 커브를 보여주는 그래프.
(도면의 주요 부분에 대한 부호의 설명)
1 - 반도체 기판 2 - 소자 분리막
3 - 게이트 산화막 4a - 게이트 전극
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, 소자 분리막이 형성된 실리콘 기판 표면을 클리닝하는 단계와, 상기 실리콘 기판상에 실리콘 산화막을 형성하는 단계와, 상기 실리콘 산화막이 형성된 실리콘 기판을 NO분위기에서 어닐링하는 단계, 및 상기 어닐링한 실리콘 산화막을 재산화하여 게이트 절연막을 형성하는 단계를 포함한다.
본 발명에 의하면, 게이트 절연막을 형성하는데 있어서, NO어닐링을 실시한후, 재산화 공정을 수행하므로써, B와 같은 불순물을 차단하면서, 실리콘 계면 특성을 향상시키어, 게이트 절연막의 신뢰도를 향상시킨다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 게이트 절연막 형성방법을 설명하기 위한 각 공정별 단면도이고, 도 2는 본 발명에 따른 게이트 절연막의 Qbd 특성을 보여주는 그래프이고, 도 3은 본 발명에 따른 게이트 절연막의 C-V 커브를 보여주는 그래프이다.
도 1a를 참조하여, 실리콘 기판(1)의 적소에 공지의 로코스(LOCOS) 산화 기법에 의하여, 소자 분리막(2)을 형성한다. 그다음에, 실리콘 기판(1)을 SC-1(NH4OH :H2O2:H2O=1:4:2) 혼합액과 DHF(HF:H2O=1:50) 혼합액으로 클리닝한 후, IPA 용액으로 건조시킨다.
그다음으로, 도 1b에 도시된 바와 같이, 실리콘 기판(1)을 로(furnace)에 장입한다음, 700 내지 800℃의 온도범위에서 습식 산화하여, 결과물 표면에 실리콘 산화막을 형성한다음, 인시튜(in-situ)로 로내의 온도를 약 850 내지 950℃로 상승시킨다음 NO 개스를 주입하여 약 20분간 어닐링한다. 이때, NO 개스의 양은 2 내지 4 slm 정도 주입한다. 인시튜로, 상기 온도하에서 20분간 재산화(reoxidation)한다. 이때, 이 재산화 공정으로 질소 원자들에 의한 계면 스트레스 및 계면 트랩 사이트(trap site)들이 제거됨과 아울러, 불순물의 침투를 차단하므로, 신뢰성이 개선된 게이트 산화막(3)이 형성된다. 상기 재산화 공정시 산소의 양 역시 2 내지 4 slm 정도 주입한다. 여기서, 미설명 부호 3a는 NO 어닐링 공정으로 배열되는 질소층이다. 이부분에서 불순물이 포획된다.
그후, 도 1c에 도시된 바와 같이, 게이트 절연막(3) 상부에 게이트 전극용 비정질 실리콘층(4)을 형성한다. 여기서, 비정질 실리콘층(4)은 약 2000 내지 3000Å 두께로 증착된다. 그리고나서, P모스형 게이트 전극을 형성하기 위하여, 비정질 실리콘층(4)에 B11 이온을 도핑한다음, 650℃에서 4시간 가량 1차 어닐링하고, 900℃에서 30분 가량 2차 어닐링하여 결정질화한다.
그후, 도 1d에서와 같이, 결정화된 실리콘층(4') 및 게이트 절연막(3)을 패터닝하여, 게이트 전극(4a)을 형성한다.
이와같이, 게이트 절연막(3)을 형성하는데 있어서, NO어닐링을 실시한후, 재산화 공정을 수행하므로써, B와 같은 불순물을 차단하면서, 실리콘 계면 특성을 향상시키어, 게이트 절연막의 신뢰도를 향상시킨다.
즉, 도 2에 의하면, 본 실시예와 같이 재산화를 한 경우가 종래보다 Qbd가 동일 기대치에서 더높으며, 도 3과 같이, 재산화를 한 경우가 동일 전압에서 C/Cox가 큼을 알 수 있다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 게이트 절연막을 형성하는데 있어서, 실리콘 산화막을 형성하고, NO 어닐링 공정을 수행한후, 재산화 공정을 실시한다.
이에따라, 게이트 절연막이 게이트 전극으로 부터의 불순물을 차단하면서, 실리콘 기판과의 계면 특성을 확보하게 되어, 신뢰성이 크게 개선된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (7)

  1. 소자 분리막이 형성된 실리콘 기판 표면을 클리닝하는 단계;
    상기 실리콘 기판상에 실리콘 산화막을 형성하는 단계;
    상기 실리콘 산화막이 형성된 실리콘 기판을 NO분위기에서 어닐링하는 단계; 및
    상기 어닐링한 실리콘 산화막을 재산화하여 게이트 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 절연막 형성방법.
  2. 제 1 항에 있어서, 상기 클리닝하는 단계는 SC-1(NH4OH :H2O2:H2O=1:4:2) 혼합액과 DHF(HF:H2O=1:50) 혼합액으로 클리닝하는 것을 특징으로 하는 반도체 소자의 게이트 절연막 형성방법.
  3. 제 1 항에 있어서, 상기 실리콘 산화막은 습식 산화 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 절연막 형성방법.
  4. 제 3 항에 있어서, 상기 습식 산화 온도는 700 내지 800℃ 인 것을 특징으로 하는 반도체 소자의 게이트 절연막 형성방법.
  5. 제 1 항에 있어서, 상기 NO 어닐링은 850 내지 950℃의 온도에서 진행되는 것을 특징으로 하는 반도체 소자의 게이트 절연막 형성방법.
  6. 제 1 항에 있어서, 상기 재산화 공정은 850 내지 950℃의 온도에서 진행되는 것을 특징으로 하는 반도체 소자의 게이트 절연막 형성방법.
  7. 제 1 항, 제 3 항, 제 5 항, 제 6 항 중 어느 한 항에 있어서, 상기 실리콘산화막을 형성하는 공정과, 상기 어닐링하는 공정 및 상기 재산화하는 공정은 동일로에서 인시튜로 행해지는 것을 특징으로 하는 반도체 소자의 게이트 절연막 형성방법.
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US8008214B2 (en) 2005-12-16 2011-08-30 Samsung Electronics Co., Ltd. Method of forming an insulation structure and method of manufacturing a semiconductor device using the same

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