KR19990006812A - Mis 트랜지스터의 제조방법 - Google Patents

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다다히코 호리우치
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가네코 히사시
닛폰덴키 가부시키가이샤
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Abstract

개시된 내용은, 일전도형 불순물을 도입해서 채널영역을 형성한 반도체 기판 상에 게이트 전극과 게이트 절연막을 형성한 MIS 트랜지스터의 제조방법에 있어서, 다음의 단계: 상기 게이트 전극과 게이트 절연막을 통해서 상기 게이트 전극 바로 아래의 채널영역으로 수소 이온을 주입하는 단계; 상기 일전도형 불순물과는 역전도형의 불순물을 게이트 전극과 자기 정합적으로 이온 주입해서 소스/드레인 영역을 형성하는 단계; 및 불활성 분위기 또는 질소 분위기에서 열처리를 행하는 단계를 포함하는 MIS 트랜지스터의 제조방법에 관한 것이다.

Description

ＭＩＳ 트랜지스터의 제조방법
본 발명은, MIS 트랜지스터의 제조방법에 관한 것으로, 특히 MIS 트랜지스터의 채널영역 및 소스/드레인 영역의 제조방법에 관한 것이다.
MIS 트랜지스터는, 금속-절연막-반도체의 3층 구조이며, 금속 전극에 전압을 인가해서, 절연막을 매개로 하여 반도체의 전도도를 제어하는 트랜지스터이다. 예를 들어, 절연막이 이산화 실리콘(silicon dioxide)인 MOS 트랜지스터 등이 있다. 그 중에서도, MOS형 전계-효과 트랜지스터(MOS field-effect transistor: MOSFET)가, 반도체 집적회로에 넓게 사용되고 있다.
반도체 기판에 불순물을 도입하는 방법으로서는, 고상 확산법 및 플라스마 도핑법 등이 있다. 그러나, 가장 많이 사용되고 있는 방법은, 상술한 이온 주입법이다. 이온 주입법의 장점은, 불순물 프로파일(농도 분포) 및 불순물 농도를 우수한 재현성으로 형성할 수 있다는 것이다. 그래서, 이온 주입법은 웰(well), 소스/드레인 등을 형성하기 위해 불순물을 반도체 기판 내에 도입하는 과정에 많이 사용되고 있다.
그러나, 상기 이온 주입법은 이온-주입에 의해 손실 영역(damage region)이 발생한다는 단점이 있다. 손실 영역(damage region)이라는 것은, 이온-주입에 의해 반도체 기판 중의 실리콘 원자가 결정 격자 위치로부터 분산되어서 격자 원자가 된 실리콘 원자(stitial silicon atoms)나, 결정 격자에 발생한 진공이 존재하는 영역을 말한다. 대부분의 경우에서, 이러한 손실 영역은, 그 후의 반도체 제조 공정에서 행해지는 열처리에 의해 회복할 수 있다. 즉, 이 손실 영역에 의해 발생한 일드의 감소는 크지 않으며, 손실 영역에 의해 생기는 전기적 이상 누설은 발생하지 않는다.
또 다른 이온 주입법의 단점은, 이온-주입에 의해 결정 격자 위치로부터 분산된 격자 원자인 실리콘 원자가 불순물의 이상 확산, 즉 증속 확산(enhanced diffusion)을 촉진한다는 것이다. 증속 확산이라는 것은, 붕소와 같은 불순물과 분산된 실리콘 원자가 쌍으로 형성되고, 이 불순물을 포함한 쌍이 통상의 벌크 중의 확산보다 더 빨리 확산하는 현상이다. 이 증속 확산은 제어하는 것이 어려우며, MOSFET의 전기적 특성에 악영향을 준다.
반도체 집적회로에서 사용되는 MOSFET는, 고집적화, 미세화, 고속화 및 저전압화(저 소비 전력화)를 위해, 쇼트-채널 효과를 억제할 뿐만 아니라 임계전압을 저하할 필요가 있다. 그러나, 이 증속 확산은 롱(long) 채널 영역보다 쇼트 채널 영역에서 임계전압이 더 높게 되는 역 쇼트-채널 효과를 일으킨다. 더욱이, 이것은 쇼트 채널 영역에서 관통 현상(punch-through)을 일으킬 수 있다.
상술한 바와 같이, 종래의 MOSFET 제조방법에서는, 채널영역에서의 불순물의 증속 확산은 MOSFET의 성능 향상을 곤란하게 하는 원인이 되었다.
한편, 본 발명가는, 일본특허공개 제 8-18047(1996) 공보에 기재되어 있는 이온 주입시 증속 확산을 제어할 수 있는 MIS 트랜지스터 및 이를 제조하는 방법을 제안하였다.
상기 일본특허공개 제 8-18047(1996)의 방법에서는, 게이트 전극과 게이트 산화막을 통해서 MOSFET의 채널 영역에 붕소를 주입한다. 그렇게 해서, 붕소가 게이트 산화막으로 도입된다. 그러나, 붕소가 게이트 산화막에 존재하면, 게이트 산화막의 장기 신뢰성이 악화되는 경우가 있다.
본 발명의 목적은, 낮은 임계전압을 획득하기 위해 불순물의 증속 확산을 보다 좋게 제어할 수 있고, 쇼트 채널 효과를 억제할 수 있는 MIS 트랜지스터의 제조방법을 제공하는 것이다.
도 1a∼2b는 종래의 n-MOSFET의 제조방법을 나타내는 단면도이며,
도 3은 종래의 n-MOSFET에서의 역 쇼트-채널 효과를 나타내는 그래프이며,
도 4a 및 4b는 채널 길이가 다른 두 n-MOSFETs를 나타내는 단면도이며,
도 5a∼6b는 일본특허공개 제 8-18047호 공보에 기재되어 있는 종래의 n-MOSFET의 제조방법을 나타내는 단면도이며,
도 7a∼8b는 본 발명에 따른 제 1의 바람직한 실시예의 MIS 트랜지스터의 제조방법을 나타내는 단면도이며,
도 9a∼10c는 본 발명에 따른 제 2의 바람직한 실시예의 MIS 트랜지스터의 제조방법을 나타내는 단면도이며,
도 11a∼13b는 본 발명에 따른 제 3의 바람직한 실시예의 MIS 트랜지스터의 제조방법을 나타내는 단면도이며,
도 14는 n+확산 영역과 p-웰이 존재하는 반도체 장치의 단면도이며,
도 15는 소스/드레인 영역에서 비소를 활성화하기 전 및 후의, 붕소의 깊이 방향의 프로파일을 나타내는 그래프이며,
도 16은 11keV, 2×1015atoms/㎠의 조건에서 이온 주입한 수소와, 도 15의 조건에서 이온 주입한 붕소의 깊이 방향의 농도 프로파일의 결과를 나타내는 그래프이며,
도 17은 1020℃에서 10초간의 열처리에 의한 활성화 후에 있어서, 붕소의 농도 프로파일의 수소 이온 주입 도즈 의존성을 나타내는 그래프이며,
도 18은 소스/드레인 영역의 활성화 열처리를 행하기 전에 1×1015atoms/㎠의 주입 조건에서 수소 이온 주입을 행하는 본 발명에 의해 제조한 n-MOSFET와, 종래의 방법에 의해 제조한 n-MOSFET의 임계전압을 측정한 결과를 나타내는 그래프이다.
본 발명에 따른 MIS 트랜지스터의 제조방법은, 일전도형 불순물을 주입하여 채널영역을 형성한 반도체 기판 상에 게이트 전극과 게이트 절연막을 형성한 MIS 트랜지스터의 제조방법에 있어서,
게이트 전극과 게이트 절연막을 통해서 게이트 전극 바로 아래의 채널영역으로 수소 이온을 주입하는 단계;
일전도형 불순물과는 역전도형의 불순물을 게이트 전극과 자기 정합적으로 이온 주입해서 소스/드레인 영역을 형성하는 단계; 및
불활성 분위기 또는 질소 분위기에서 열처리를 행하는 단계를 포함한다.
본 발명의 또 다른 특징에 따른 MIS 트랜지스터의 제조방법은, 일전도형 불순물을 주입해서 채널영역을 형성한 반도체 기판 상에 게이트 전극과 게이트 절연막을 형성한 MIS 트랜지스터의 제조방법에 있어서,
상기 일전도형 불순물과는 역전도형의 불순물을 게이트 전극과 자기 정합적으로 이온 주입해서 소스/드레인 영역을 형성하는 단계;
상기 게이트 전극과 게이트 절연막을 통해서 상기 게이트 전극 바로 아래의 채널영역으로 수소 이온을 주입하는 단계; 및
불활성 분위기 또는 질소 분위기에서 열처리를 행하는 단계를 포함한다.
본 발명의 또 다른 특징에 따른 MIS 트랜지스터 제조방법은, 일전도형 불순물을 도입해서 채널영역을 형성한 반도체 기판 상에 게이트 전극과 게이트 절연막을 형성한 MIS 트랜지스터의 제조방법에 있어서,
상기 게이트 전극과 게이트 절연막을 통해서 게이트 전극 바로 아래의 채널 영역으로 수소 이온을 주입하는 단계;
상기 일전도형 불순물과는 역전도형의 제 1의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 LDD영역을 형성하는 단계;
상기 제 1의 불순물과 동일한 전도형의 제 2의 불순물을 게이트 전극과 자기 정합적으로 이온 주입해서 소스/드레인 영역을 형성하는 단계; 및
불활성 분위기 또는 질소 분위기 중에서 열처리를 행하는 단계를 포함한다.
본 발명의 또 다른 특징에 따른 MIS 트랜지스터 제조방법은, 일전도형 불순물을 주입해서 채널영역을 형성한 반도체 기판 상에 게이트 전극과 게이트 절연막을 형성한 MIS 트랜지스터의 제조방법에 있어서,
상기 일전도형 불순물과는 역전도형의 제 1의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 LDD영역을 형성하는 단계;
상기 제 1의 불순물과 동일한 전도형의 제 2의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 소스/드레인 영역을 형성하는 단계;
상기 게이트 전극과 게이트 절연막을 통해서 상기 게이트 전극 바로 아래의 채널영역으로 수소 이온을 주입하는 단계; 및
불활성 분위기 또는 질소 분위기에서 열처리를 행하는 단계를 포함한다.
본 발명의 또 다른 특징에 따른 MIS 트랜지스터 제조방법은, 일전도형 불순물을 주입해서 채널영역을 형성한 반도체 기판 상에 게이트 전극과 게이트 절연막을 형성한 MIS 트랜지스터의 제조방법에 있어서,
상기 게이트 전극과 게이트 절연막을 통해서 상기 게이트 전극 바로 아래의 채널영역으로 수소 이온을 주입하는 단계;
상기 일전도형 불순물과는 역전도형의 제 1의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 LDD영역을 형성하는 단계;
불활성 분위기 또는 질소 분위기에서 제 1의 열처리를 행하는 단계;
상기 제 1의 불순물과 동일한 전도형의 제 2의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 소스/드레인 영역을 형성하는 단계; 및
불활성 분위기 중 또는 질소 분위기 중에서 제 2의 열처리를 행하는 단계를 포함한다.
본 발명의 또 다른 특징에 따른 MIS 트랜지스터 제조방법은, 일전도형 불순물을 주입해서 채널영역을 형성한 반도체 기판 상에 게이트 전극과 게이트 절연막을 형성한 MIS 트랜지스터의 제조방법에 있어서,
상기 일전도형 불순물과는 역전도형의 제 1의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 LDD영역을 형성하는 단계;
상기 게이트 전극과 게이트 절연막을 통해서 상기 게이트 전극 바로 아래의 채널영역으로 수소 이온을 주입하는 단계;
불활성 분위기 또는 질소 분위기에서 제 1의 열처리를 행하는 단계;
상기 제 1의 불순물과 동일한 전도형의 제 2의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 소스/드레인 영역을 형성하는 단계; 및
불활성 분위기 중 또는 질소 분위기 중에서 제 2의 열처리를 행하는 단계를 포함한다.
본 발명의 또 다른 특징에 따른 MIS 트랜지스터 제조방법은, 일전도형 불순물을 도입해서 채널영역을 형성한 반도체 기판 상에 게이트 전극과 게이트 절연막을 형성한 MIS 트랜지스터의 제조방법에 있어서,
상기 게이트 전극과 게이트 절연막을 통해서 상기 게이트 전극 바로 아래의 채널영역으로 수소 이온을 주입하는 단계;
상기 일전도형 불순물과는 역전도형의 제 1의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 LDD영역을 형성하는 단계;
불활성 분위기 또는 질소 분위기에서 제 1의 열처리를 행하는 단계;
상기 게이트 전극과 게이트 절연막을 통해서 상기 게이트 전극 바로 아래의 채널영역으로 수소 이온을 주입하는 단계;
상기 제 1의 불순물과 동일한 전도형의 제 2의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 소스/드레인 영역을 형성하는 단계; 및
불활성 분위기 중 또는 질소 분위기 중에서 제 2의 열처리를 행하는 단계를 포함한다.
본 발명의 또 다른 특징에 따른 MIS 트랜지스터 제조방법은, 일전도형 불순물을 도입해서 채널영역을 형성한 반도체 기판 상에 게이트 전극과 게이트 절연막을 형성한 MIS 트랜지스터의 제조방법에 있어서,
상기 일전도형 불순물과는 역전도형의 제 1의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 LDD영역을 형성하는 단계;
상기 게이트 전극과 게이트 절연막을 통해서 상기 게이트 전극 바로 아래의 채널영역으로 수소 이온을 주입하는 단계;
불활성 분위기 또는 질소 분위기에서 제 1의 열처리를 해하는 단계;
상기 게이트 전극과 게이트 절연막을 통해서 상기 게이트 전극 바로 아래의 채널영역으로 수소 이온을 주입하는 단계;
상기 제 1의 불순물과 동일한 전도형의 제 2의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 소스/드레인 영역을 형성하는 단계; 및
불활성 분위기 중 또는 질소 분위기 중에서 제 2의 열처리를 행하는 단계를 포함한다.
본 발명의 또 다른 특징에 따른 MIS 트랜지스터 제조방법은, 일전도형 불순물을 도입해서 채널영역을 형성한 반도체 기판 상에 게이트 전극과 게이트 절연막을 형성한 MIS 트랜지스터의 제조방법에 있어서,
상기 게이트 전극과 게이트 절연막을 통해서 상기 게이트 전극 바로 아래의 채널영역으로 수소 이온을 주입하는 단계;
상기 일전도형 불순물과는 역전도형의 제 1의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 LDD영역을 형성하는 단계;
불활성 분위기 또는 질소 분위기에서 제 1의 열처리를 행하는 단계;
상기 제 1의 불순물과 동일한 전도형의 제 2의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 소스/드레인 영역을 형성하는 단계;
상기 게이트 전극과 게이트 절연막을 통해서 상기 게이트 전극 바로 아래의 채널영역으로 수소 이온을 주입하는 단계; 및
불활성 분위기 중 또는 질소 분위기 중에서 제 2의 열처리를 행하는 단계를 포함한다.
본 발명의 또 다른 특징에 따른 MIS 트랜지스터 제조방법은, 일전도형 불순물을 도입해서 채널영역을 형성한 반도체 기판 상에 게이트 전극과 게이트 절연막을 형성한 MIS 트랜지스터의 제조방법에 있어서,
상기 일전도형 불순물과는 역전도형의 제 1의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 LDD영역을 형성하는 단계;
상기 게이트 전극과 게이트 절연막을 통해서 상기 게이트 전극 바로 아래의 채널영역으로 수소 이온을 주입하는 단계;
불활성 분위기 또는 질소 분위기에서 제 1의 열처리를 행하는 단계;
상기 제 1의 불순물과 동일한 전도형의 제 2의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 소스/드레인 영역을 형성하는 단계;
상기 게이트 전극과 게이트 절연막을 통해서 상기 게이트 전극 바로 아래의 채널영역으로 수소 이온을 주입하는 단계; 및
불활성 분위기 중 또는 질소 분위기 중에서 제 2의 열처리를 행하는 단계를 포함한다.
이하에서 본 발명을 첨부한 도면을 참고하여 더욱 상세히 설명한다.
바람직한 실시예에 따른 MIS 트랜지스터의 제조방법을 설명하기 전에, 종래의 MOSFET의 제조방법을 이하에서 설명한다.
도 1a∼2b는, n-MOSFET의 제조방법을 나타내는 단면도이다 우선, 도 1a에 도시하듯이, LOCOS(Local Oxidaton of Silicon)법 등에 의해 p-형 반도체 기판(101)상의 소자 분리영역에는 필드 산화막(102)을, 소자영역에는 희생 산화막(sacrifice oxide film)(103)을 형성한다. 다음으로 도 1b에 도시하듯이, n-MOSFET의 임계전압을 제어하기 위해, 희생 산화막(103)을 통해서 소자영역으로 붕소(B)를 이온 주입하고, p-채널영역(104A)을 형성한다. 일반적인 MOSFET의 제조방법에서는, 임계전압의 제어만이 아니라 쇼트-채널 효과와 관통 현상을 억제하기 위해, 여러 개의 조건에서 불순물을 여러 단계로 나누어서 주입하는 것에 의해 채널영역의 불순물 프로파일을 최적화하고 있다. 그리고 나서 붕소 주입에 의한 손실을 회복하고 질소 분위기에서 붕소를 활성화하기 위해 열처리를 행한다. 이렇게 해서, p-채널영역(104A)은, 활성화된 p-채널영역(104B)으로 변경된다. 그리고, 희생 산화막(103)은 에칭 제거한다. 다음으로 도 1c에 도시하듯이, 게이트 산화막(105)과 게이트 전극(106)을 순차 형성한다.
다음으로 도 2a에 도시하듯이, 게이트 전극(106)과 자기 정합적으로 비소(As)를 이온 주입하는 것에 의해, 소스/드레인 n+영역(107A)을 형성한다. 마지막으로 도 2b에 도시하듯이, 비소 주입에 의해 형성한 소스/드레인 n+영역(107A)을 전기적으로 충분히 활성화하기 위해 열처리를 행한다. 그렇게 해서, 활성화된 소스/드레인 n+영역(107B)을 형성해서, n-MOSFET를 획득한다.
이하에서는 역 쇼트-채널 효과(reverse short-channel effect)의 메카니즘을 설명한다. 도 4a 및 4b는 채널 길이가 다른 2개의 n-MOSFETs의 단면도이다. 도 4a는 롱-채널의 n-MOSFET의 단면도를 나타낸다. 예를 들어, 비소 이온을 주입하는 것에 의해 n+확산 영역(111)을 형성하면, 격자 실리콘 원자가 발생해서, 붕소의 증속 확산이 발생한다. 이 경우에는, 도 4a에 도시하듯이 n+확산 영역(111) 주변의 붕소 농도가 저하한다(도 4a 중의 112로 표시된 영역). 증속 확산한 붕소는, n+확산 영역(111)내의 결함 영역(defect region)에 포획되던가, 또는 기판 표면의 게이트 전극(113A) 바로 아래의 소스/드레인 영역 끝(도 4a 중의 114로 표시된 영역)에 축적한다.
한편, 도 4b는 쇼트-채널 n-MOSFET의 단면도를 도시한다. 이러한 쇼트-채널이 되면, 상대적으로 채널 영역 부분의 붕소 농도가 높게 되기 때문에(도 4b 중의 114로 표시된 영역), 역 쇼트-채널 효과가 발생한다. 더욱이 이러한 쇼트-채널을 가진 n-MOSFET에서는, 붕소 농도가 높은 영역(114) 바로 아래에 붕소 농도가 대단히 낮은 영역(112)이 발생하기 때문에, 관통 현상이 발생할 수 있다. 즉, 증속 확산에 의해, 쇼트-채널 효과의 억제와 임계전압의 저하가 어렵게 된다. 따라서, 증속 확산을 어떻게 억제하는가가 중요하게 된다.
다음으로, 도 5a∼6b에 도시한, 일본특허공개 제 8-18047(1996)호 공보에 기재되어 있는 n-MOSFET의 제조방법에 대해서 설명한다. 우선, 도 5a에 도시하듯이, p형 반도체 기판(101) 상에 필드 산화막(102), 게이트 산화막(105) 및 게이트 전극(106)을 형성한다. 다음으로 도 5b에 도시하듯이, 게이트 전극(106)과 자기 정합적으로 비소를 이온 주입해서 소스/드레인 n+영역(107A)을 형성한다. 이 단계에서는, 소스/드레인 n+영역(107A)은 활성화되지 않는다. 다음으로 도 5c에 도시하듯이, 질소 분위기에서 고온의 조건하에, 예를 들어, 900℃에서 10분 혹은 1000℃에서 30초의 열처리를 행한다. 비소 주입 시에 발생하고 붕소의 증속 확산을 일으키는 격자 실리콘 원자는, 이 열처리 공정에 의해 진공과 재결합해서 그 대부분이 소멸한다.
다음으로, 도 6a에 도시하듯이, 게이트 전극(106)을 통해서 반도체 기판(101)으로 붕소 원자를 1012∼1013atoms/㎠ 주입해서, p-채널영역(104A)을 형성한다. 마지막으로, 도 6b에 도시하듯이, 질소 분위기에서 800∼900℃의 온도로 열처리를 행하여, 활성화된 p-채널영역(104B)을 형성한다.
그래서, 비소 주입에 의해 발생한 격자 실리콘 원자는, 상기 도 5c에 도시한 단계에 의해 거의 소멸하며, 붕소를 1012∼1013atoms/㎠ 주입한 정도에서는 격자 실리콘 원자는 그다지 발생하지 않는다. 그래서, 800∼900℃의 열처리에서는 현저한 증속 확산은 발생하지 않는다.
본 발명에 있어서는, MIS 트랜지스터의 제조 시에, 소스/드레인 영역 형성을 위한 비소 주입 영역의 활성화 열처리를 행하기 전에, 수소 이온 주입을 행한다. 이것에 의해, 종래 방법에서 문제가 된, 소스/드레인 영역 형성을 위한 비소 주입에 의해 발생한, 격자 원자가 원인이 되는 채널영역의 불순물의 증속 확산을 제어할 수 있다. 또, 이 기술은 쇼트-채널 효과를 저감할 수 있는 LDD(Lightly Doped Drain) 구조를 가지는 LDD 트랜지스터 제조 시에도 적용할 수 있다. 수소 이온 주입 후에는, 소정의 온도 조건으로, MIS 트랜지스터를 형성하고 있는 반도체 기판의 열처리를 행하여, 소스/드레인 영역 또는 LDD 영역을 활성화한다. 이 수소 이온 주입 및 열처리 공정은, 제조 공정 중에 1회 또는 복수 회 행할 수 있다. 또, 수소 이온 주입 공정과 열처리 공정과의 사이에 그 외의 제조 공정을 도입하는 것도 가능하다.
도 14는, n+확산 영역(11)과 p-웰(well)(12)이 존재하는 반도체 장치의 단면도이다. 이 n+확산 영역(11)과 p-웰(12)간의 p-n 접합의 불순물 농도 프로파일을, i-i' 단면에서 이차 이온 매스 분광기(secondary ion mass spectroscopy: SIMS)에 의해 측정하였다. 이하에서 그 결과를 도시하고, 이것에 의해 획득되는 수소 이온 주입시의 적절한 주입 조건을 도시한다.
도 15는, 소스/드레인 영역에서 비소를 활성화하기 전 및 후의 붕소의 깊이 방향의 프로파일을 도시한다. 붕소는, 300keV에서 2×1013atoms/㎠로 주입하고(제 1의 주입), 100keV에서 4×1012atoms/㎠으로 주입하며(제 2의 주입), 그리고 나서 30keV에서 6×1012atoms/㎠의 조건으로 이온 주입한다(제 3의 주입). 이온 주입 후, 질소 분위기 중에서 850℃에서 30분의 열처리를 행한다. 소스/드레인 영역의 비소는 100keV에서 1.5×1015atoms/㎠의 조건으로 이온 주입한다. 비소의 활성화는 1020℃에서 10초의 조건으로 자외선 램프 서냉(ultraviolet-lamp-annealing)에 의해 행한다 도 15중의 점선은 소스/드레인 영역을 활성화하기 전의 붕소의 농도 프로파일이며, 도 15중의 실선은 소스/드레인 영역을 활성화한 후의 붕소의 농도 프로파일이다. p-n 접합은 깊이 100nm 깊이에 존재한다.
도 15에 도시하듯이, 활성화 시의 증속 확산에 의해 붕소의 재-분포가 일어나며, p-n 접합에서 붕소의 농도가 저하한다. 이 현상은 상기 도 4a에 대응하는 현상이다. 또, 깊이 50nm에서부터 붕소의 농도가 상승하고 있다. 이것은 p-n접합부분의 붕소가, 증속 확산에 의해, 비소 주입 시에 발생한 결함 영역에 포획되어 있는 것을 나타낸다.
도 16은, 11keV, 2×1015atoms/㎠의 조건에서 이온 주입한 수소와, 도 15의 조건에서 이온 주입한 붕소의 깊이 방향의 농도 프로파일의 결과를 나타낸다. 11keV에서의 수소 이온의 투영비(projective range) Rp는 약 150nm이다.
또, 도 17은, 1020℃에서 10초간의 열처리에 의해 활성화한 후의, 붕소의 농도 프로파일의 수소-이온-주입 도즈 의존성을 나타낸다. 도 17 중의 점선은 소스/드레인 영역을 열처리에 의해 활성화하기 전의 붕소의 농도 프로파일을 나타내며, 실선은 소스/드레인 영역을 열처리하는 것에 의해 활성화한 후의 붕소의 농도 프로파일을 나타낸다. 수소 이온 주입의 조건은,
(1) 미주입,
(2) 11keV에서, 1×1015atoms/㎠ 및
(3) 11keV에서, 2×1015atoms/㎠
의 3조건이다.
도 17의 데이터에서 알 수 있듯이, 수소 이온의 주입 양이 많을 수록, p-영역에서 붕소의 농도는 높다. 상기 (3)의 조건에서는, 활성화전 보다도 농도가 높게 된다. 또한, 수소 이온 주입 양이 11keV, 5×1014atoms/㎠(도시되지 않음)인 것과 수소 이온을 미주입한 경우 간에는, 붕소의 농도 프로파일의 차이가 조사되지 않는다. 이상의 현상은, 열처리 중의 증속 확산 시에, 붕소가 수소 이온 주입에 의해 발생한 손실 영역 내에 포획되기 때문이다. 즉, 수소 이온의 에너지와 주입 양을 적절하게 선택하는 것으로, 증속 확산에 기인하는 p-n접합부에서의 붕소 농도의 변화를 제어할 수 있다. 한편, 4×1015atoms/㎠ 이상의 주입 양으로 수소 이온을 주입하면 접합부에서 이상 누설 전류를 일으킬 수도 있다. 따라서, 본 발명에서는, 1×1015atoms/㎠ 이상, 4×1015atoms/㎠ 미만의 주입 양으로 수소 이온을 주입한다.
따라서, 이상의 적절한 조건으로 수소 이온 주입을 행하는 것에 의해, 도 4a 및 4b에 도시한 붕소 농도가 낮은 영역의 붕소 농도 저하를 억제할 수 있다. 결과적으로, 도 4a 및 4b에 도시한 웰 영역의 붕소 농도 저하와 채널 영역에서의 붕소 농도의 증대를 억제할 수 있으며, 그렇게 해서 쇼트-채널 효과 및 역 쇼트-채널 효과를 억제한다. 이 결과를 도 18을 참고하여 설명한다. 도 18은, 소스/드레인 영역의 활성화 열처리를 행하기 전에 1×1015atoms/㎠의 주입 양으로 수소 이온 주입을 행하는 본 발명에 의해 제조한 n-MOSFET와, 종래의 제조방법으로 제조한 n-MOSFET의, 측정 임계전압을 나타낸다. 이것을 보면, ○과 점선으로 표시한 수소 이온 미주입의 n-MOSFET에서는, 게이트 길이 0.35㎛ 부근에서 임계전압이 최대가 되었으며, 게이트 길이가 상기 보다 길어질수록 임계전압은 감소한다. 이것은 도 3에서 도시한 역 쇼트-채널 효과와 동일하다. 즉, 종래의 방법으로 제조한 수소 이온 미주입의 n-MOSFET에서 역 쇼트-채널 효과가 발생하고 있는 것을 알았다. 한편, ●와 실선으로 표시한 수소 이온을 주입한 n-MOSFET에서는, 상기 수소 이온 미주입의 n-MOSFET에서와 같은 경향은 조사되지 않았다. 그래서, 역 쇼트-채널 효과가 억제되고 있는 것을 알았다. 또한, 게이트 길이가 0.2㎛ 이하의 영역에서 수소 이온 주입한 n-MOSFET에서 임계전압이 더 높게 보존되고 있다. 그래서, 쇼트-채널 효과가 억제되고 있는 것을 알았다.
다음으로, 본 발명의 바람직한 제 1실시예의 MIS 트랜지스터의 제조방법을 도 7a∼8b를 참고하여 설명한다.
우선, LOCOS(local oxidation of silicon)법에 의해, p형 반도체 기판(1)상의 소자 분리영역에는 필드 산화막(2)을, 소자 영역에는 절연막인 희생 산화막(3)을 미리 형성해 둔다. 또한, 미리 p-웰을 형성해 두어도 좋다. 다음으로 도 7a에 도시하듯이, 희생 산화막(3)을 통해서 소자 영역에, n-MOSFET의 임계전압을 제어하기 위한 붕소(B)를 이온-주입해서, p-채널 영역(4A)을 형성한다.
다음으로, 붕소 주입에 의한 손실을 회복하고, 질소 분위기에서 붕소를 활성화하기 위해 열처리를 행한다. 이렇게 해서, p-채널 영역(4A)을 활성화된 p-채널 영역(4B)으로 변경한다. 이어서, 상기 특성 산화막(3)을 에칭 제거한다. 그리고 나서, 도 7b에 도시하듯이 게이트 산화막(5)과 게이트 전극(6)을 순차 형성한다.
다음으로 도 7c에 도시하듯이, 수소(H)를 게이트 산화막(5)과 게이트 전극(6)을 통해서 활성화된 p-채널 영역(4B)으로 이온 주입한다. 수소 이온은, 1×1015atoms/㎠ 이상의 주입 양으로 이온 주입한다. 그렇게 해서, 수소 이온 주입 영역(7)을 형성한다.
다음으로 도 8a에 도시하듯이, 붕소와는 역도전형의 불순물인 비소(As)를 (1∼5)×1015atoms/㎠의 조건으로 게이트 전극(6)과 자기 정합적으로 이온 주입한다. 그렇게 해서, 소스/드레인 n+영역(8A)을 형성한다. 마지막으로 도 8b에 도시하듯이, 상기 도 8a에서 비소 주입에 의해 형성된 소스/드레인 n+영역(8A)을 전기적으로 충분히 활성화하기 위해, 불활성-가스 분위기 또는 질소 분위기에서 800℃의 열처리를 행한다. 이 조작에 의해, 활성화된 소스/드레인 n+영역(8B)이 형성된다. 또, 반도체 기판 내외에 수소를 확산해서, 수소 이온 주입 영역(7)의 수소를 소멸시킨다. 그렇게 해서, n-MOSFET의 제조를 완성한다.
주입된 비소를 전기적으로 활성화하기 위해서 열처리를 800℃ 이상에서 행하는 이유는 다음과 같다. 소스/드레인 영역을 형성하기 위해 이온 주입한 비소는, 3×1015atoms/㎠까지의 주입 양으로서는, 800∼900℃에서의 서냉(annealing)에 의해 100% 전기적으로 활성화한다는 것을 알고 있다. 또, 1×1016atoms/㎠ 정도의 높은 주입 양에서는, 800∼900℃의 서냉에 의해 이동도가 포화하는 정도까지 손실이 회복될 수 있다는 것을 알고 있다(참고 문헌: K. Gamou, 반도체 이온 주입 기술, p58, 1986, 산업도서). 본 발명에 있어서 이온 주입 양의 최적 조건은, 상기 주입 양 조건의 범위내이다. 그러나, 1100℃ 이상의 열처리는 실효 채널 길이의 감소를 일으켜서, 쇼트-채널 효과를 악화시킬 수 있다. 따라서, 열처리를 800℃ 이상, 1100℃ 미만에서 행하는 것에 의해, 비소의 전기적 활성화를 확실하게 행할 수 있다.
본 실시예에서는, 1000℃에서 10초로 자외선-램프-서냉하는 것에 의해, 소스/드레인 n+영역(8A)을 소스/드레인 n+영역(8B)으로 활성화한다. 또, 본 실시예에서는, 수소 이온 주입을 소스/드레인 n+영역(8A)의 형성 후에 행해도 어떠한 문제도 없다.
다음으로 본 발명의 바람직한 제 2실시예의 MIS 트랜지스터의 제조방법을 도 9a∼10c를 참고하여 설명한다. 제 2실시예는 특히 LDD(Light Doped Drain) 트랜지스터의 제조방법에 관한 것이다. 도 9a 및 9b에 도시한, 게이트 전극(5)을 형성하는 단계까지는, 제 1실시예에 기재한 도 7a 및 7b에 도시한 단계와 동일한 방법으로 형성한다.
다음으로, 도 9c에 도시하듯이, 1×1015atoms/㎠ 이상의 수소(H)를 게이트 산화막(5)과 게이트 전극(6)을 통해서 활성화된 p-채널 영역(4B)으로 이온 주입한다. 그렇게 해서, 수소 이온 주입 영역(7)을 형성한다.
다음으로 도 10a에 도시하듯이, 붕소와는 역전도형의 불순물인 비소(As) 이온을 1×1013∼5×1014atoms/㎠의 조건으로 게이트 전극(6)과 자기 정합적으로 주입한다. 그렇게 해서, LDD n-영역(9A)을 형성한다. 이 시점에서, LDD n-영역(9A)을 활성화하기 위해, 불활성 분위기 또는 질소 분위기에서 800℃ 이상의 열처리를 행하는 것도 좋다.
더욱이 도 10b에 도시하듯이, 게이트 전극(6) 측면에 사이드월 스페이스바[sidewall spacer(s)](10)를 형성한 후, 게이트 전극(6)과 자기 정합적으로 비소(As)를 (1∼5)×1015atoms/㎠의 조건으로 이온 주입한다. 그렇게 해서 소스/드레인 n+영역(8A)을 형성한다.
마지막으로 도 10c에 도시하듯이, 주입된 비소를 전기적으로 충분히 활성화하기 위해, 불활성-가스 분위기 또는 질소 분위기 중에서 800℃의 열처리를 행한다. 그래서 n-MOSFET의 제조를 완성한다.
본 실시예에서는, 1000℃에서 10초로 자외선-램프-서냉하는 것에 의해, 소스/드레인 n+영역(8A)을 소스/드레인 n+영역(8B)으로 활성화한다. 또한, 본 실시예에서는, 수소 이온 주입을 소스/드레인 n+영역(8A)의 형성 후에 행해도 어떠한 문제도 없다.
다음으로 본 발명에 따른 바람직한 제 3실시예의 MIS 트랜지스터의 제조방법을 도 11a∼13b를 참고하여 설명한다. 본 제 3실시예는, 특히 LDD 트랜지스터의 제조방법에 관한 것이며, 제 2실시예의 제조방법을 개선한 것이다. 특히, LDD용의 사이드월 스페이스바에, 예를 들어 HTO(High Temperature Oxide)막 등의 고온으로 성막되는 절연막을 적용한 경우의 실시예이다.
도 11a 및 11b에 도시한, 게이트 전극(5)을 형성하는 단계까지는, 제 1실시예 또는 제 2실시예에 기재한 도 7a 및 7b 또는 도 9a 및 9b에 도시한 단계와 동일한 방법으로 형성한다.
다음으로, 도 11c에 도시하듯이, 1×1015atoms/㎠ 이상의 수소(H)를 게이트 산화막(5)과 게이트 전극(6)을 통해서 활성화된 p-채널 영역(4B)으로 이온 주입한다. 그렇게 해서, 제 1의 수소 이온 주입영역(7)을 형성한다.
다음으로 도 12a에 도시하듯이, 붕소와는 역전도형의 불순물인 비소(As) 이온을 1×1013∼5×1014atoms/㎠의 조건으로 게이트 전극(6)과 자기 정합적으로 이온 주입한다. 그렇게 해서, LDD n-영역(9A)을 형성한다. 이 시점에서, LDD n-영역(9A)을 활성화하기 위해, 불활성 분위기 또는 질소 분위기에서 800℃ 이상의 열처리를 행하는 것도 좋다.
다음으로, 반도체 기판의 전면에 HTO막을 CVD법에 의해 형성한 후, 도 12b에 도시하듯이 HTO막을 등방성-에칭-백을 행하여, 게이트 전극(6)의 측면에만 사이드월 스페이스바(10)를 형성한다. HTO막은 SiH4와 N2O를 약 800℃의 온도로 반응시키는 것에 의해 형성된다.
LDD n-영역(9A)은 HTO막을 형성하는 단계에서 LDD n-영역(9B)으로 활성화된다. 또, HTO막 형성 단계에서, 수소가 분리되고, 손실 영역이 회복된다. 그래서, 도 12c에 도시하듯이, 다시 수소(H)를 이온 주입하여서, 제 2의 수소 이온 주입 영역(7)을 형성한다.
다음으로 도 13a에 도시하듯이, 게이트 전극(6)과 자기 정합적으로 비소를 (1∼5)×1015atoms/㎠의 조건으로 이온 주입한다. 그렇게 해서, 소스/드레인 n+영역(8A)을 형성한다.
마지막으로 도 13b에 도시하듯이, 주입된 비소를 전기적으로 충분히 활성화하기 위해, 불활성-가스 분위기 또는 질소 분위기에서 800℃의 열처리를 행하여서, n-MOSFET의 제조를 완성한다.
본 실시예에서는 1000℃에서 10초로 자외선-램프-서냉하는 것에 의해, 소스/드레인 n+영역(8A)을 소스/드레인 n+영역(8B)으로 활성화한다. 또, 본 실시예에서는, 제 1의 수소 이온 주입을 LDD n-영역(9A)의 형성 후에 행해도 어떠한 문제도 없다. 더욱이, 제 2의 수소 이온 주입 단계를 소스/드레인 n+영역(8A)의 형성 후에 행해도 어떠한 문제도 없다.
이상 상술한 본 발명은 p-MOSFET의 제조에도 적용할 수 있다.
본 발명을 완전하고 분명한 공개를 위해 특정 실시예와 관련하여 설명하였다고 해도, 첨부한 청구범위는 제한되지 않으며, 가능한 모든 변형을 구현화하기 위해 구성될 수 있으며, 본 발명의 기술적 사상의 범위 내에 포함되는 또 다른 구성이 본 분야의 기술자에 의해 가능하다.
상기와 같은 본 발명의 구성에 의해, MIS 트랜지스터의 역 쇼트 채널 효과와 쇼트 채널 효과를 개선 할 수 있으며, 그 결과로서 낮은 임계전압을 실현할 수 있다.

Claims (33)

  1. 일전도형 불순물을 도입하여 채널영역을 형성한 반도체 기판 상에 게이트 전극과 게이트 절연막을 형성한 MIS 트랜지스터의 제조방법에 있어서,
    상기 게이트 전극과 게이트 절연막을 통해서 상기 게이트 전극 바로 아래의 상기 채널영역으로 수소 이온을 주입하는 단계;
    상기 일전도형 불순물과는 역전도형의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 소스/드레인 영역을 형성하는 단계; 및
    불활성 분위기 또는 질소 분위기 중에서 열처리를 행하는 단계를 포함하는 MIS 트랜지스터의 제조방법.
  2. 제 1항에 있어서, 상기 MIS 트랜지스터의 제조방법이,
    상기 소스/드레인 영역을 형성하는 단계 전에, 상기 게이트 전극과 자기 정합적으로 이온 주입해서 LDD 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 MIS 트랜지스터의 제조방법.
  3. 일전도형 불순물을 주입해서 채널영역을 형성한 반도체 기판 상에 게이트 전극과 게이트 절연막을 형성한 MIS 트랜지스터의 제조방법에 있어서,
    상기 일전도형 불순물과는 역전도형의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 소스/드레인 영역을 형성하는 단계;
    상기 게이트 전극과 게이트 절연막을 통해서 상기 게이트 전극 바로 아래의 상기 채널영역으로 수소 이온을 주입하는 단계; 및
    불활성 분위기 또는 질소 분위기에서 열처리를 행하는 단계를 포함하는 MIS 트랜지스터의 제조방법.
  4. 일전도형 불순물을 주입해서 채널영역을 형성한 반도체 기판 상에 게이트 전극과 게이트 절연막을 형성한 MIS 트랜지스터의 제조방법에 있어서,
    상기 게이트 전극과 게이트 절연막을 통해서 상기 게이트 전극 바로 아래의 상기 채널영역으로 수소 이온을 주입하는 단계;
    상기 일전도형 불순물과는 역전도형의 제 1의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 LDD 영역을 형성하는 단계;
    상기 제 1의 불순물과 동일한 전도형의 제 2의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 소스/드레인 영역을 형성하는 단계; 및
    불활성 분위기 또는 질소 분위기 중에서 열처리를 행하는 단계를 포함하는 MIS 트랜지스터의 제조방법.
  5. 일전도형 불순물을 주입해서 채널영역을 형성한 반도체 기판 상에 게이트 전극과 게이트 절연막을 형성한 MIS 트랜지스터의 제조방법에 있어서,
    상기 일전도형 불순물과는 역전도형의 제 1의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 LDD 영역을 형성하는 단계;
    상기 제 1의 불순물과 동일한 전도형의 제 2의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 소스/드레인 영역을 형성하는 단계;
    상기 게이트 전극과 게이트 절연막을 통해서 상기 게이트 전극 바로 아래의 상기 채널영역으로 수소 이온을 주입하는 단계; 및
    불활성 분위기 또는 질소 분위기에서 열처리를 행하는 단계를 포함하는 MIS 트랜지스터의 제조방법.
  6. 일전도형 불순물을 주입해서 채널영역을 형성한 반도체 기판 상에 게이트 전극과 게이트 절연막을 형성한 MIS 트랜지스터의 제조방법에 있어서,
    상기 게이트 전극과 게이트 절연막을 통해서 상기 게이트 전극 바로 아래의 상기 채널영역으로 수소 이온을 주입하는 단계;
    상기 일전도형 불순물과는 역전도형의 제 1의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 LDD 영역을 형성하는 단계;
    불활성 분위기 또는 질소 분위기에서 제 1의 열처리를 행하는 단계;
    상기 제 1의 불순물과 동일한 전도형의 제 2의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 소스/드레인 영역을 형성하는 단계; 및
    불활성 분위기 또는 질소 분위기에서 제 2의 열처리를 행하는 단계를 포함하는 MIS 트랜지스터의 제조방법.
  7. 일전도형 불순물을 주입해서 채널영역을 형성한 반도체 기판 상에 게이트 전극과 게이트 절연막을 형성한 MIS 트랜지스터의 제조방법에 있어서,
    상기 일전도형 불순물과는 역전도형의 제 1의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 LDD 영역을 형성하는 단계;
    상기 게이트 전극과 게이트 절연막을 통해서 상기 게이트 전극 바로 아래의 상기 채널영역으로 수소 이온을 주입하는 단계;
    불활성 분위기 또는 질소 분위기에서 제 1의 열처리를 행하는 단계;
    상기 제 1의 불순물과 동일한 전도형의 제 2의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 소스/드레인 영역을 형성하는 단계; 및
    불활성 분위기 또는 질소 분위기에서 제 2의 열처리를 행하는 단계를 포함하는 MIS 트랜지스터의 제조방법.
  8. 일전도형 불순물을 주입해서 채널영역을 형성한 반도체 기판 상에 게이트 전극과 게이트 절연막을 형성한 MIS 트랜지스터의 제조방법에 있어서,
    상기 게이트 전극과 게이트 절연막을 통해서 상기 게이트 전극 바로 아래의 상기 채널영역으로 수소 이온을 주입하는 단계;
    상기 일전도형 불순물과는 역전도형의 제 1의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 LDD 영역을 형성하는 단계;
    불활성 분위기 또는 질소 분위기에서 제 1의 열처리를 행하는 단계;
    상기 게이트 전극과 게이트 절연막을 통해서 상기 게이트 전극 바로 아래의 상기 채널영역으로 수소 이온을 주입하는 단계;
    상기 제 1의 불순물과 동일한 전도형의 제 2의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 소스/드레인 영역을 형성하는 단계; 및
    불활성 분위기 또는 질소 분위기에서 제 2의 열처리를 행하는 단계를 포함하는 MIS 트랜지스터의 제조방법.
  9. 일전도형 불순물을 주입해서 채널영역을 형성한 반도체 기판 상에 게이트 전극과 게이트 절연막을 형성한 MIS 트랜지스터의 제조방법에 있어서,
    상기 일전도형 불순물과는 역전도형의 제 1의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 LDD 영역을 형성하는 단계;
    상기 게이트 전극과 게이트 절연막을 통해서 상기 게이트 전극 바로 아래의 상기 채널영역으로 수소 이온을 주입하는 단계;
    불활성 분위기 또는 질소 분위기에서 제 1의 열처리를 행하는 단계;
    상기 게이트 전극과 게이트 절연막을 통해서 상기 게이트 전극 바로 아래의 상기 채널영역으로 수소 이온을 주입하는 단계;
    상기 제 1의 불순물과 동일한 전도형의 제 2의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 소스/드레인 영역을 형성하는 단계; 및
    불활성 분위기 또는 질소 분위기에서 제 2의 열처리를 행하는 단계를 포함하는 MIS 트랜지스터의 제조방법.
  10. 일전도형 불순물을 주입해서 채널영역을 형성한 반도체 기판 상에 게이트 전극과 게이트 절연막을 형성한 MIS 트랜지스터의 제조방법에 있어서,
    상기 게이트 전극과 게이트 절연막을 통해서 상기 게이트 전극 바로 아래의 상기 채널영역으로 수소 이온을 주입하는 단계;
    상기 일전도형 불순물과는 역전도형의 제 1의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 LDD 영역을 형성하는 단계;
    불활성 분위기 또는 질소 분위기에서 제 1의 열처리를 행하는 단계;
    상기 제 1의 불순물과 동일한 전도형의 제 2의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 소스/드레인 영역을 형성하는 단계;
    상기 게이트 전극과 게이트 절연막을 통해서 상기 게이트 전극 바로 아래의 상기 채널영역으로 수소 이온을 주입하는 단계; 및
    불활성 분위기 또는 질소 분위기에서 제 2의 열처리를 행하는 단계를 포함하는 MIS 트랜지스터의 제조방법.
  11. 일전도형 불순물을 주입해서 채널영역을 형성한 반도체 기판 상에 게이트 전극과 게이트 절연막을 형성한 MIS 트랜지스터의 제조방법에 있어서,
    상기 일전도형 불순물과는 역전도형의 제 1의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 LDD 영역을 형성하는 단계;
    상기 게이트 전극과 게이트 절연막을 통해서 상기 게이트 전극 바로 아래의 상기 채널영역으로 수소 이온을 주입하는 단계;
    불활성 분위기 또는 질소 분위기에서 제 1의 열처리를 행하는 단계;
    상기 제 1의 불순물과 동일한 전도형의 제 2의 불순물을 상기 게이트 전극과 자기 정합적으로 이온 주입해서 소스/드레인 영역을 형성하는 단계;
    상기 게이트 전극과 게이트 절연막을 통해서 상기 게이트 전극 바로 아래의 상기 채널영역으로 수소 이온을 주입하는 단계; 및
    불활성 분위기 또는 질소 분위기에서 제 2의 열처리를 행하는 단계를 포함하는 MIS 트랜지스터의 제조방법.
  12. 제 1항에 있어서, 상기 게이트 전극 바로 아래의 상기 채널영역으로 수소 이온을 주입하는 상기 단계를, 1×1015atoms/㎠ 이상, 4×1015atoms/㎠ 미만의 수소 주입 양으로 행하는 것을 특징으로 하는 MIS 트랜지스터의 제조방법.
  13. 제 2항에 있어서, 상기 게이트 전극 바로 아래의 상기 채널영역으로 수소 이온을 주입하는 상기 단계를, 1×1015atoms/㎠ 이상, 4×1015atoms/㎠ 미만의 수소 주입 양으로 행하는 것을 특징으로 하는 MIS 트랜지스터의 제조방법.
  14. 제 3항에 있어서, 상기 게이트 전극 바로 아래의 상기 채널영역으로 수소 이온을 주입하는 상기 단계를, 1×1015atoms/㎠ 이상, 4×1015atoms/㎠ 미만의 수소 주입 양으로 행하는 것을 특징으로 하는 MIS 트랜지스터의 제조방법.
  15. 제 4항에 있어서, 상기 게이트 전극 바로 아래의 상기 채널영역으로 수소 이온을 주입하는 상기 단계를, 1×1015atoms/㎠ 이상, 4×1015atoms/㎠ 미만의 수소 주입 양으로 행하는 것을 특징으로 하는 MIS 트랜지스터의 제조방법.
  16. 제 5항에 있어서, 상기 게이트 전극 바로 아래의 상기 채널영역으로 수소 이온을 주입하는 상기 단계를, 1×1015atoms/㎠ 이상, 4×1015atoms/㎠ 미만의 수소 주입 양으로 행하는 것을 특징으로 하는 MIS 트랜지스터의 제조방법.
  17. 제 6항에 있어서, 상기 게이트 전극 바로 아래의 상기 채널영역으로 수소 이온을 주입하는 상기 단계를, 1×1015atoms/㎠ 이상, 4×1015atoms/㎠ 미만의 수소 주입 양으로 행하는 것을 특징으로 하는 MIS 트랜지스터의 제조방법.
  18. 제 7항에 있어서, 상기 게이트 전극 바로 아래의 상기 채널영역으로 수소 이온을 주입하는 상기 단계를, 1×1015atoms/㎠ 이상, 4×1015atoms/㎠ 미만의 수소 주입 양으로 행하는 것을 특징으로 하는 MIS 트랜지스터의 제조방법.
  19. 제 8항에 있어서, 상기 게이트 전극 바로 아래의 상기 채널영역으로 수소 이온을 주입하는 상기 단계를, 1×1015atoms/㎠ 이상, 4×1015atoms/㎠ 미만의 수소 주입 양으로 행하는 것을 특징으로 하는 MIS 트랜지스터의 제조방법.
  20. 제 9항에 있어서, 상기 게이트 전극 바로 아래의 상기 채널영역으로 수소 이온을 주입하는 상기 단계를, 1×1015atoms/㎠ 이상, 4×1015atoms/㎠ 미만의 수소 주입 양으로 행하는 것을 특징으로 하는 MIS 트랜지스터의 제조방법.
  21. 제 10항에 있어서, 상기 게이트 전극 바로 아래의 상기 채널영역으로 수소 이온을 주입하는 상기 단계를, 1×1015atoms/㎠ 이상, 4×1015atoms/㎠ 미만의 수소 주입 양으로 행하는 것을 특징으로 하는 MIS 트랜지스터의 제조방법.
  22. 제 11항에 있어서, 상기 게이트 전극 바로 아래의 상기 채널영역으로 수소 이온을 주입하는 상기 단계를, 1×1015atoms/㎠ 이상, 4×1015atoms/㎠ 미만의 수소 주입 양으로 행하는 것을 특징으로 하는 MIS 트랜지스터의 제조방법.
  23. 제 1항에 있어서, 상기 열처리를 800℃ 이상, 1100℃ 미만의 온도에서 행하는 것을 특징으로 하는 MIS 트랜지스터의 제조방법.
  24. 제 2항에 있어서, 상기 열처리를 800℃ 이상, 1100℃ 미만의 온도에서 행하는 것을 특징으로 하는 MIS 트랜지스터의 제조방법.
  25. 제 3항에 있어서, 상기 열처리를 800℃ 이상, 1100℃ 미만의 온도에서 행하는 것을 특징으로 하는 MIS 트랜지스터의 제조방법.
  26. 제 4항에 있어서, 상기 열처리를 800℃ 이상, 1100℃ 미만의 온도에서 행하는 것을 특징으로 하는 MIS 트랜지스터의 제조방법.
  27. 제 5항에 있어서, 상기 열처리를 800℃ 이상, 1100℃ 미만의 온도에서 행하는 것을 특징으로 하는 MIS 트랜지스터의 제조방법.
  28. 제 6항에 있어서, 상기 열처리를 800℃ 이상, 1100℃ 미만의 온도에서 행하는 것을 특징으로 하는 MIS 트랜지스터의 제조방법.
  29. 제 7항에 있어서, 상기 열처리를 800℃ 이상, 1100℃ 미만의 온도에서 행하는 것을 특징으로 하는 MIS 트랜지스터의 제조방법.
  30. 제 8항에 있어서, 상기 열처리를 800℃ 이상, 1100℃ 미만의 온도에서 행하는 것을 특징으로 하는 MIS 트랜지스터의 제조방법.
  31. 제 9항에 있어서, 상기 열처리를 800℃ 이상, 1100℃ 미만의 온도에서 행하는 것을 특징으로 하는 MIS 트랜지스터의 제조방법.
  32. 제 10항에 있어서, 상기 열처리를 800℃ 이상, 1100℃ 미만의 온도에서 행하는 것을 특징으로 하는 MIS 트랜지스터의 제조방법.
  33. 제 11항에 있어서, 상기 열처리를 800℃ 이상, 1100℃ 미만의 온도에서 행하는 것을 특징으로 하는 MIS 트랜지스터의 제조방법.
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