JPH11251588A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11251588A JPH11251588A JP10053426A JP5342698A JPH11251588A JP H11251588 A JPH11251588 A JP H11251588A JP 10053426 A JP10053426 A JP 10053426A JP 5342698 A JP5342698 A JP 5342698A JP H11251588 A JPH11251588 A JP H11251588A
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Abstract
(57)【要約】
【課題】 ゲート電極から半導体基板へのホウ素の突き
抜け防止のための、窒素の注入を行わずに済む半導体装
置及びその製造方法を得る。 【解決手段】 ゲート電極３０は、下地１０の主面にゲ
ート絶縁膜３１、導電膜３２Ｎ及び導電膜３２を順に形
成する。導電膜３２Ｎについては、窒素を含み、かつ、
水素を含まない雰囲気内でアニールを行うことによって
形成される。次に、ゲート絶縁膜３１及び導電膜３２の
整形を行って、ゲート電極３０を一度に形成し、ＰＭＯ
Ｓトランジスタ形成領域１１０内については、ゲート電
極３０をマスクとしてホウ素を下地１０に注入すること
によってソース領域５及びドレイン領域６を形成する。
抜け防止のための、窒素の注入を行わずに済む半導体装
置及びその製造方法を得る。 【解決手段】 ゲート電極３０は、下地１０の主面にゲ
ート絶縁膜３１、導電膜３２Ｎ及び導電膜３２を順に形
成する。導電膜３２Ｎについては、窒素を含み、かつ、
水素を含まない雰囲気内でアニールを行うことによって
形成される。次に、ゲート絶縁膜３１及び導電膜３２の
整形を行って、ゲート電極３０を一度に形成し、ＰＭＯ
Ｓトランジスタ形成領域１１０内については、ゲート電
極３０をマスクとしてホウ素を下地１０に注入すること
によってソース領域５及びドレイン領域６を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＰＭＯＳトラン
ジスタを有する半導体装置及びその製造方法に関し、特
にＰＭＯＳトランジスタのゲート電極の構造に関する。
ジスタを有する半導体装置及びその製造方法に関し、特
にＰＭＯＳトランジスタのゲート電極の構造に関する。
【０００２】
【従来の技術】半導体ウェハ上に多数の半導体集積回路
等のデバイスを形成する場合について、そのデバイスに
含まれるＰＭＯＳトランジスタ（図１１）は次のように
して形成される。まず、素子分離酸化膜２によって区画
されたＰＭＯＳトランジスタ形成領域１１０内の半導体
ウェハ１内にＮウェル領域１１が形成された、下地１０
を準備する。その後、Ｎウェル領域１１上にゲート絶縁
膜３１及び導電膜３２からなるゲート電極３０を形成す
る。その後、ゲート電極３０をマスクとしてホウ素の注
入を行い、次にサイドウォール４を形成し、再びホウ素
の注入を行うことによって、ＬＤＤ構造のソース領域５
及びドレイン領域６を形成する。
等のデバイスを形成する場合について、そのデバイスに
含まれるＰＭＯＳトランジスタ（図１１）は次のように
して形成される。まず、素子分離酸化膜２によって区画
されたＰＭＯＳトランジスタ形成領域１１０内の半導体
ウェハ１内にＮウェル領域１１が形成された、下地１０
を準備する。その後、Ｎウェル領域１１上にゲート絶縁
膜３１及び導電膜３２からなるゲート電極３０を形成す
る。その後、ゲート電極３０をマスクとしてホウ素の注
入を行い、次にサイドウォール４を形成し、再びホウ素
の注入を行うことによって、ＬＤＤ構造のソース領域５
及びドレイン領域６を形成する。
【０００３】
【発明が解決しようとする課題】上述のホウ素の注入に
よって、ホウ素がゲート電極３０を突き抜けてＮウェル
領域１１に達してしまうことがある。そこで、図１１に
示すゲート絶縁膜３１がＳｉＯＮである構造に対して、
ゲート電極３０からＮウェル領域１１へのホウ素の突き
抜けを防止できるか否かについて実験をした。ゲート絶
縁膜３１の材質がＳｉＯＮである図１１に示す構造を多
数準備し、その半数のみに対し９００℃で３０分間のア
ニールを行い、経時的絶縁破壊の測定を行った。この実
験結果を図１２に示す。図１２は、その横軸にストレス
電圧を印加した時間（ストレス印加時間）を採ったワイ
ブルプロット、縦軸は故障率である。ストレスはゲート
電極３０に電気的に接続されたパッド（図示せず）に与
えられる。図１２に示すように、例えばストレス印加時
間が６８秒では、アニールを行った構造では、アニール
を行わなかった構造の約９０倍の故障率になった。ゲー
ト絶縁膜３１の膜厚を厚くすれば、故障率を低下させる
ことができるが、ＭＯＳトランジスタの微細化や高電流
駆動を実現するため、ゲート絶縁膜３１の膜厚を厚くす
ることはできない。すなわち、薄いゲート絶縁膜３１の
みでは、これにＳｉＯＮを用いた場合であってもゲート
電極３０からＮウェル領域１１へのホウ素の突き抜けを
防止することは困難である。
よって、ホウ素がゲート電極３０を突き抜けてＮウェル
領域１１に達してしまうことがある。そこで、図１１に
示すゲート絶縁膜３１がＳｉＯＮである構造に対して、
ゲート電極３０からＮウェル領域１１へのホウ素の突き
抜けを防止できるか否かについて実験をした。ゲート絶
縁膜３１の材質がＳｉＯＮである図１１に示す構造を多
数準備し、その半数のみに対し９００℃で３０分間のア
ニールを行い、経時的絶縁破壊の測定を行った。この実
験結果を図１２に示す。図１２は、その横軸にストレス
電圧を印加した時間（ストレス印加時間）を採ったワイ
ブルプロット、縦軸は故障率である。ストレスはゲート
電極３０に電気的に接続されたパッド（図示せず）に与
えられる。図１２に示すように、例えばストレス印加時
間が６８秒では、アニールを行った構造では、アニール
を行わなかった構造の約９０倍の故障率になった。ゲー
ト絶縁膜３１の膜厚を厚くすれば、故障率を低下させる
ことができるが、ＭＯＳトランジスタの微細化や高電流
駆動を実現するため、ゲート絶縁膜３１の膜厚を厚くす
ることはできない。すなわち、薄いゲート絶縁膜３１の
みでは、これにＳｉＯＮを用いた場合であってもゲート
電極３０からＮウェル領域１１へのホウ素の突き抜けを
防止することは困難である。
【０００４】一方、ゲート電極３０に窒素を含ませて、
ゲート電極３０からＮウェル領域１１へのホウ素の突き
抜けを抑制することが提案されている。これは、窒素が
含まれないゲート電極３０が完成した後、上述のホウ素
の注入の前に、ゲート電極３０に窒素のイオン注入を行
うことで実現されていた。
ゲート電極３０からＮウェル領域１１へのホウ素の突き
抜けを抑制することが提案されている。これは、窒素が
含まれないゲート電極３０が完成した後、上述のホウ素
の注入の前に、ゲート電極３０に窒素のイオン注入を行
うことで実現されていた。
【０００５】図１３に窒素を注入する様子を示す。ウェ
ハ全体に窒素イオンが導入されるように、イオンビーム
はウェハ上を走査する。また、図１４に例えば２５枚か
らなる１ロットの半導体ウェハ１がロットケース１００
に納められた状態を示す。まず、ロットケース１００か
ら２５枚の半導体ウェハ１を取り出して、イオン注入装
置によって、窒素のイオン注入を行う。以下順次半導体
ウエハに窒素注入を行い２５枚を完了させる。
ハ全体に窒素イオンが導入されるように、イオンビーム
はウェハ上を走査する。また、図１４に例えば２５枚か
らなる１ロットの半導体ウェハ１がロットケース１００
に納められた状態を示す。まず、ロットケース１００か
ら２５枚の半導体ウェハ１を取り出して、イオン注入装
置によって、窒素のイオン注入を行う。以下順次半導体
ウエハに窒素注入を行い２５枚を完了させる。
【０００６】このように、イオン注入装置では、１ロッ
トの２５枚の半導体ウェハ１に対して一度にイオン注入
できるものはなく、ウェハ毎に順番に窒素を注入してい
かなければならないという問題点があり、この問題点は
半導体装置の製造に要する時間や高コストの要因になっ
ていた。
トの２５枚の半導体ウェハ１に対して一度にイオン注入
できるものはなく、ウェハ毎に順番に窒素を注入してい
かなければならないという問題点があり、この問題点は
半導体装置の製造に要する時間や高コストの要因になっ
ていた。
【０００７】かかる問題点を解決しつつ、窒素を含む膜
を有するゲート電極を得るために、ＣＶＤ法を用いた技
術が、例えば特開平８−３３０５８４号公報や特開平３
−１８１１７６号公報に開示されている。特開平８−３
３０５８４号公報では、窒素を含有する例えば多結晶シ
リコン膜をゲート電極が含み、この多結晶シリコン膜が
シランガス（ＳｉＨ4）とアンモニアガス（ＮＨ3）、又
はジシランガス（Ｓｉ2Ｈ6）とアンモニアガス（Ｎ
Ｈ3）を用いたＣＶＤ法によって形成されることが開示
されている。一方、特開平３−１８１１７６号公報で
は、窒素及びホウ素を含むシリコン膜をゲート電極が含
み、このシリコン膜は例えばジシランガス（Ｓｉ2Ｈ6）
とジボランガス（Ｂ2Ｈ6）を用いたＣＶＤ法によって形
成されることが開示されている。このように、ＣＶＤ法
を用いれば、一度に複数枚のウェハに対して窒素を導入
することができる。
を有するゲート電極を得るために、ＣＶＤ法を用いた技
術が、例えば特開平８−３３０５８４号公報や特開平３
−１８１１７６号公報に開示されている。特開平８−３
３０５８４号公報では、窒素を含有する例えば多結晶シ
リコン膜をゲート電極が含み、この多結晶シリコン膜が
シランガス（ＳｉＨ4）とアンモニアガス（ＮＨ3）、又
はジシランガス（Ｓｉ2Ｈ6）とアンモニアガス（Ｎ
Ｈ3）を用いたＣＶＤ法によって形成されることが開示
されている。一方、特開平３−１８１１７６号公報で
は、窒素及びホウ素を含むシリコン膜をゲート電極が含
み、このシリコン膜は例えばジシランガス（Ｓｉ2Ｈ6）
とジボランガス（Ｂ2Ｈ6）を用いたＣＶＤ法によって形
成されることが開示されている。このように、ＣＶＤ法
を用いれば、一度に複数枚のウェハに対して窒素を導入
することができる。
【０００８】しかしながら、窒素を導入するためのガス
として以上のように水素を含むガスを用いていたので、
水素に起因するトラップセンターがゲート電極内に数多
く生じるため、ドーパンドで飽和されないトラップセン
ターが多数生じるという新たな問題点を招いていた。
として以上のように水素を含むガスを用いていたので、
水素に起因するトラップセンターがゲート電極内に数多
く生じるため、ドーパンドで飽和されないトラップセン
ターが多数生じるという新たな問題点を招いていた。
【０００９】本発明は、これらの問題点を解決するため
になされたものであり、ゲート電極をマスクとしてホウ
素を注入するものに関し、ゲート電極から半導体基板へ
のホウ素の突き抜け防止のための窒素の注入を行わずに
済み、さらにドーパンドで飽和されないトラップセンタ
ーがゲート電極内に生じることを抑制する、半導体装置
及びその製造方法を得ることを目的とする。
になされたものであり、ゲート電極をマスクとしてホウ
素を注入するものに関し、ゲート電極から半導体基板へ
のホウ素の突き抜け防止のための窒素の注入を行わずに
済み、さらにドーパンドで飽和されないトラップセンタ
ーがゲート電極内に生じることを抑制する、半導体装置
及びその製造方法を得ることを目的とする。
【００１０】
【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、（ａ）半導体基板上にゲート電極を形
成するためのステップと、（ｂ）前記ゲート電極をマス
クとしてホウ素を前記半導体基板に注入することによっ
てソース領域及びドレイン領域を形成するためのステッ
プとを備え、前記ステップ（ａ）は、（ａ−１）前記半
導体基板の主面上にゲート絶縁膜を形成するためのステ
ップと、（ａ−２）前記ゲート絶縁膜上に第１のポリシ
リコン膜を形成するためのステップと、（ａ−３）前記
ステップ（ａ−２）迄で得られた構造に対して窒素を含
み、かつ、水素を含まない雰囲気内でアニールを行うス
テップとを含む。
課題解決手段は、（ａ）半導体基板上にゲート電極を形
成するためのステップと、（ｂ）前記ゲート電極をマス
クとしてホウ素を前記半導体基板に注入することによっ
てソース領域及びドレイン領域を形成するためのステッ
プとを備え、前記ステップ（ａ）は、（ａ−１）前記半
導体基板の主面上にゲート絶縁膜を形成するためのステ
ップと、（ａ−２）前記ゲート絶縁膜上に第１のポリシ
リコン膜を形成するためのステップと、（ａ−３）前記
ステップ（ａ−２）迄で得られた構造に対して窒素を含
み、かつ、水素を含まない雰囲気内でアニールを行うス
テップとを含む。
【００１１】本発明の請求項２に係る課題解決手段につ
いて、前記ステップ（ａ）は、（ａ−４）前記第１のポ
リシリコン膜上にドーパントを含む第２のポリシリコン
膜を形成するためのステップをさらに含む。
いて、前記ステップ（ａ）は、（ａ−４）前記第１のポ
リシリコン膜上にドーパントを含む第２のポリシリコン
膜を形成するためのステップをさらに含む。
【００１２】本発明の請求項３に係る課題解決手段につ
いて、前記ゲート絶縁膜はＳｉＯＮである。
いて、前記ゲート絶縁膜はＳｉＯＮである。
【００１３】本発明の請求項４に係る課題解決手段は、
半導体基板と、前記半導体基板上に形成されたゲート電
極と、前記ゲート電極の両側の前記半導体基板に形成さ
れたソース領域及びドレイン領域とを備え、前記ゲート
電極は、前記半導体基板上に形成されたＳｉＯＮのゲー
ト絶縁膜と、前記ゲート絶縁膜上に形成され、窒素を含
む第１のポリシリコン膜と、前記第１のポリシリコン膜
上に形成され、窒素を含まない第２のポリシリコン膜と
を備え、前記ソース領域、前記ドレイン領域及び前記第
２のポリシリコン膜には、ホウ素が注入されている。
半導体基板と、前記半導体基板上に形成されたゲート電
極と、前記ゲート電極の両側の前記半導体基板に形成さ
れたソース領域及びドレイン領域とを備え、前記ゲート
電極は、前記半導体基板上に形成されたＳｉＯＮのゲー
ト絶縁膜と、前記ゲート絶縁膜上に形成され、窒素を含
む第１のポリシリコン膜と、前記第１のポリシリコン膜
上に形成され、窒素を含まない第２のポリシリコン膜と
を備え、前記ソース領域、前記ドレイン領域及び前記第
２のポリシリコン膜には、ホウ素が注入されている。
【００１４】
【発明の実施の形態】本発明の実施の形態における半導
体装置及びその製造方法を、低電圧動作を可能にするデ
ュアルゲートのＭＯＳトランジスタを例に採って、図１
〜図１０を用いて説明する。
体装置及びその製造方法を、低電圧動作を可能にするデ
ュアルゲートのＭＯＳトランジスタを例に採って、図１
〜図１０を用いて説明する。
【００１５】まず、周知の技術を用いて形成された下地
１０を準備する（図１）。図１では、下地１０の構造
は、素子分離酸化膜２によって区画されたＰＭＯＳトラ
ンジスタ形成領域１１０及びＮＭＯＳトランジスタ形成
領域１２０内の半導体ウェハ１表層にＮウェル領域１１
及びＰウェル領域１２が形成されたものである。
１０を準備する（図１）。図１では、下地１０の構造
は、素子分離酸化膜２によって区画されたＰＭＯＳトラ
ンジスタ形成領域１１０及びＮＭＯＳトランジスタ形成
領域１２０内の半導体ウェハ１表層にＮウェル領域１１
及びＰウェル領域１２が形成されたものである。
【００１６】次に、下地１０の主面にゲート絶縁膜３１
を形成する（図２）。
を形成する（図２）。
【００１７】次に、ゲート絶縁膜３１上に、何も注入さ
れていない、すなわちノンドープのポリシリコンである
導電膜３２を成膜していくが、途中で導電膜３２の成膜
を一旦中断する（図３）。図３に示す導電膜３２が第１
のポリシリコン膜である。
れていない、すなわちノンドープのポリシリコンである
導電膜３２を成膜していくが、途中で導電膜３２の成膜
を一旦中断する（図３）。図３に示す導電膜３２が第１
のポリシリコン膜である。
【００１８】次に、ここまでの工程で得られた構造に対
してＮ2Ｏガス又はＮＯガスである雰囲気２００におい
て、９００℃で１０分、あるいは８００℃で３０分とい
う条件でアニール装置によってアニールを行う（図
４）。この結果、導電膜３２は窒素を含む導電膜３２Ｎ
に変化する（図５）。
してＮ2Ｏガス又はＮＯガスである雰囲気２００におい
て、９００℃で１０分、あるいは８００℃で３０分とい
う条件でアニール装置によってアニールを行う（図
４）。この結果、導電膜３２は窒素を含む導電膜３２Ｎ
に変化する（図５）。
【００１９】従来の技術で説明した特開平８−３３０５
８４号公報や特開平３−１８１１７６号公報に開示の技
術のように、窒素を含む膜を形成するのに水素を含むガ
スを用いると、水素に起因するトラップセンターが導電
膜３２Ｎ内に数多く生じる。一方、雰囲気２００内に
は、水素が含まれないため、水素に起因するトラップセ
ンターについては導電膜３２Ｎ内に形成されない。な
お、水素以外の原因に起因するトラップセンターが生じ
るが、トラップセンターは窒素で飽和されるため、導電
膜３２Ｎ内の抵抗は低下する。
８４号公報や特開平３−１８１１７６号公報に開示の技
術のように、窒素を含む膜を形成するのに水素を含むガ
スを用いると、水素に起因するトラップセンターが導電
膜３２Ｎ内に数多く生じる。一方、雰囲気２００内に
は、水素が含まれないため、水素に起因するトラップセ
ンターについては導電膜３２Ｎ内に形成されない。な
お、水素以外の原因に起因するトラップセンターが生じ
るが、トラップセンターは窒素で飽和されるため、導電
膜３２Ｎ内の抵抗は低下する。
【００２０】また、アニールを上記の条件で行うのは、
雰囲気２００がＮ2Ｏガス又はＮＯガスの場合、７００
℃以下ではノンドープの導電膜３２内に窒素が拡散せ
ず、９００℃より高すぎると図示しない領域で形成され
ている素子の所望の電気的特性が得られなくなるためで
ある。
雰囲気２００がＮ2Ｏガス又はＮＯガスの場合、７００
℃以下ではノンドープの導電膜３２内に窒素が拡散せ
ず、９００℃より高すぎると図示しない領域で形成され
ている素子の所望の電気的特性が得られなくなるためで
ある。
【００２１】次に、導電膜３２Ｎの形成が完了すると、
雰囲気２００をＮ2Ｏガス又はＮＯガスからドーパント
用のガス（例えば、ＰＨ3ガス）に換える。そして、導
電膜３２の成膜を再開する。導電膜３２が成長すると同
時に、上記のアニール装置によって適度な温度でアニー
ルを行う（図６）。導電膜３２内に生じたトラップセン
ターはドーパントで飽和されるため、導電膜３２内の抵
抗は低下する。図６に示す導電膜３２が第２のポリシリ
コン膜である。
雰囲気２００をＮ2Ｏガス又はＮＯガスからドーパント
用のガス（例えば、ＰＨ3ガス）に換える。そして、導
電膜３２の成膜を再開する。導電膜３２が成長すると同
時に、上記のアニール装置によって適度な温度でアニー
ルを行う（図６）。導電膜３２内に生じたトラップセン
ターはドーパントで飽和されるため、導電膜３２内の抵
抗は低下する。図６に示す導電膜３２が第２のポリシリ
コン膜である。
【００２２】次に、周知の写真製版技術及びエッチング
技術を用いて、ゲート絶縁膜３１、導電膜３２Ｎ及び導
電膜３２について、それらの一部を選択的に除去するこ
とによって整形する。その結果、ＰＭＯＳトランジスタ
形成領域１１０及びＮＭＯＳトランジスタ形成領域１２
０それぞれには、両側に下地１０が露出したゲート電極
３０が形成される（図７）。
技術を用いて、ゲート絶縁膜３１、導電膜３２Ｎ及び導
電膜３２について、それらの一部を選択的に除去するこ
とによって整形する。その結果、ＰＭＯＳトランジスタ
形成領域１１０及びＮＭＯＳトランジスタ形成領域１２
０それぞれには、両側に下地１０が露出したゲート電極
３０が形成される（図７）。
【００２３】次に、ＰＭＯＳトランジスタ形成領域１１
０については、ゲート電極３０をマスクとしてホウ素を
注入することによって、当該ゲート電極３０の両側のＮ
ウェル領域１１にソース領域５及びドレイン領域６を形
成し、ゲート電極３０はホウ素を有することになる。ま
た、導電膜３２は、ホウ素を含み、窒素を含まない。一
方、ＮＭＯＳトランジスタ形成領域１２０については、
ゲート電極３０をマスクとしてリンを注入することによ
って、当該ゲート電極３０の両側のＰウェル領域１２に
ソース領域５及びドレイン領域６を形成する（図８）。
０については、ゲート電極３０をマスクとしてホウ素を
注入することによって、当該ゲート電極３０の両側のＮ
ウェル領域１１にソース領域５及びドレイン領域６を形
成し、ゲート電極３０はホウ素を有することになる。ま
た、導電膜３２は、ホウ素を含み、窒素を含まない。一
方、ＮＭＯＳトランジスタ形成領域１２０については、
ゲート電極３０をマスクとしてリンを注入することによ
って、当該ゲート電極３０の両側のＰウェル領域１２に
ソース領域５及びドレイン領域６を形成する（図８）。
【００２４】次に、ゲート電極３０の側壁にサイドウォ
ール４を形成する（図９）。次に、再び、ＰＭＯＳトラ
ンジスタ形成領域１１０のソース領域５及びドレイン領
域６にはホウ素を、ＮＭＯＳトランジスタ形成領域１２
０のソース領域５及びドレイン領域６にはリンを注入す
ることによって、ソース領域５及びドレイン領域６をＬ
ＤＤ構造にすれば、図１０に示すデュアルゲートのＭＯ
Ｓトランジスタが半導体ウェハ１上に、図示しないもの
も含めて多数、同時に完成する。
ール４を形成する（図９）。次に、再び、ＰＭＯＳトラ
ンジスタ形成領域１１０のソース領域５及びドレイン領
域６にはホウ素を、ＮＭＯＳトランジスタ形成領域１２
０のソース領域５及びドレイン領域６にはリンを注入す
ることによって、ソース領域５及びドレイン領域６をＬ
ＤＤ構造にすれば、図１０に示すデュアルゲートのＭＯ
Ｓトランジスタが半導体ウェハ１上に、図示しないもの
も含めて多数、同時に完成する。
【００２５】本発明の実施の形態による効果は次の通り
である。すなわち、本実施の形態の半導体装置の製造方
法は、ゲート電極３０をマスクとしてホウ素を注入する
が、従来の技術で説明したような、ゲート電極３０から
Ｎウェル領域１１へのホウ素の突き抜け防止のための窒
素の添加において従来のようなウェハ毎の注入を行わず
に済む。よって、半導体装置の製造に要する時間及びコ
ストの削減が図れる。
である。すなわち、本実施の形態の半導体装置の製造方
法は、ゲート電極３０をマスクとしてホウ素を注入する
が、従来の技術で説明したような、ゲート電極３０から
Ｎウェル領域１１へのホウ素の突き抜け防止のための窒
素の添加において従来のようなウェハ毎の注入を行わず
に済む。よって、半導体装置の製造に要する時間及びコ
ストの削減が図れる。
【００２６】また、窒素を含む膜を形成するのに、窒素
を含み、水素を含まないガスを用いるため、水素に起因
するトラップセンターが生じない。水素以外に起因して
生じたトラップセンターは窒素で飽和される。よって、
ドーパンドで飽和されていないトラップセンターがゲー
ト電極内に生じることを抑制できる。
を含み、水素を含まないガスを用いるため、水素に起因
するトラップセンターが生じない。水素以外に起因して
生じたトラップセンターは窒素で飽和される。よって、
ドーパンドで飽和されていないトラップセンターがゲー
ト電極内に生じることを抑制できる。
【００２７】また、導電膜３２の形成を中断して、窒素
を含む雰囲気内でアニールを行うことによって、導電膜
３２Ｎを形成することが容易に行える。
を含む雰囲気内でアニールを行うことによって、導電膜
３２Ｎを形成することが容易に行える。
【００２８】また、Ｎ2Ｏガス又はＮＯガスの雰囲気２
００でのアニールを行った後、このアニールに用いた処
理室及びアニール装置を用いてドーパント用のガスの雰
囲気２００でのアニールが行える。
００でのアニールを行った後、このアニールに用いた処
理室及びアニール装置を用いてドーパント用のガスの雰
囲気２００でのアニールが行える。
【００２９】また、アニールは、複数の半導体ウェハに
対して一度に行うことができる。
対して一度に行うことができる。
【００３０】また、ゲート絶縁膜３１は、ＳｉＯ2、Ｓ
ｉＯＮ等の絶縁膜でよいが、ＳｉＯＮを採用すれば、こ
れは窒素を含むためホウ素を通しにくい。その分、導電
膜３２Ｎの膜厚を約４００オングストローム〜約６００
オングストロームの範囲という薄さにすることが可能で
あり、微細化が図れる。なお、この範囲より薄すぎる
と、ゲート電極３０からＮウェル領域１１へのホウ素の
突き抜けが生じ、一方、厚すぎると下地１０とゲート電
極３０の頂部との段差によって配線の形成が困難になっ
たり、ゲートに寄生する容量や抵抗が増加したりする。
ｉＯＮ等の絶縁膜でよいが、ＳｉＯＮを採用すれば、こ
れは窒素を含むためホウ素を通しにくい。その分、導電
膜３２Ｎの膜厚を約４００オングストローム〜約６００
オングストロームの範囲という薄さにすることが可能で
あり、微細化が図れる。なお、この範囲より薄すぎる
と、ゲート電極３０からＮウェル領域１１へのホウ素の
突き抜けが生じ、一方、厚すぎると下地１０とゲート電
極３０の頂部との段差によって配線の形成が困難になっ
たり、ゲートに寄生する容量や抵抗が増加したりする。
【００３１】なお、このように窒素を含む導電膜３２Ｎ
とドーパントを含む導電膜３２との２回の形成によっ
て、ゲート絶縁膜３０上に形成された導電膜を形成する
ことによって、導電膜３２Ｎに対して直接にドーパント
を与える場合と比較して、窒素含有量を考慮する必要な
くドーパントを与えることができる。
とドーパントを含む導電膜３２との２回の形成によっ
て、ゲート絶縁膜３０上に形成された導電膜を形成する
ことによって、導電膜３２Ｎに対して直接にドーパント
を与える場合と比較して、窒素含有量を考慮する必要な
くドーパントを与えることができる。
【００３２】導電膜３２Ｎを形成する際に用いたガス
は、Ｎ2Ｏガス又はＮＯガスの他に、窒素を含み、水素
を含まないガスであればよい。下地１０の構造は、図１
に示すもの以外でもよい。
は、Ｎ2Ｏガス又はＮＯガスの他に、窒素を含み、水素
を含まないガスであればよい。下地１０の構造は、図１
に示すもの以外でもよい。
【００３３】
【発明の効果】本発明請求項１によると、窒素を含み、
水素を含まない雰囲気内でアニールを行うことによっ
て、水素に起因するトラップセンターが生じず、第１の
ポリシリコン膜内で水素以外に起因して生じたトラップ
センターは窒素で飽和されるため、ドーパンドで飽和さ
れないトラップセンターがゲート電極内に生じることを
抑制できる。さらに、従来のようにウェハ毎に窒素の注
入を行わなくても、ゲート電極から半導体基板へのホウ
素の突き抜けを防止する処理を複数のウェハ全体に対し
て行うことができる。
水素を含まない雰囲気内でアニールを行うことによっ
て、水素に起因するトラップセンターが生じず、第１の
ポリシリコン膜内で水素以外に起因して生じたトラップ
センターは窒素で飽和されるため、ドーパンドで飽和さ
れないトラップセンターがゲート電極内に生じることを
抑制できる。さらに、従来のようにウェハ毎に窒素の注
入を行わなくても、ゲート電極から半導体基板へのホウ
素の突き抜けを防止する処理を複数のウェハ全体に対し
て行うことができる。
【００３４】本発明請求項２によると、窒素を含んだ第
１のポリシリコン膜とは別に、第２のポリシリコンを新
たに形成し、第２のポリシリコンにドーパントが導入さ
れるので、第１のポリシリコンに対して直接にドーパン
トを導入する場合と比較して、導入すべきドーパントの
量は第１のポリシリコンに導入された窒素の量を考慮す
る必要がない。
１のポリシリコン膜とは別に、第２のポリシリコンを新
たに形成し、第２のポリシリコンにドーパントが導入さ
れるので、第１のポリシリコンに対して直接にドーパン
トを導入する場合と比較して、導入すべきドーパントの
量は第１のポリシリコンに導入された窒素の量を考慮す
る必要がない。
【００３５】本発明請求項３によると、ゲート絶縁膜も
窒素を含むため、第１のポリシリコン膜の膜厚を薄くで
きる。
窒素を含むため、第１のポリシリコン膜の膜厚を薄くで
きる。
【００３６】本発明請求項４によると、ゲート絶縁膜及
び第１のポリシリコン膜が窒素を有するため、第２のポ
リシリコン膜のホウ素が第１のポリシリコン膜及びゲー
ト絶縁膜を突き抜けてゲート絶縁膜直下の半導体基板に
達することが防止されている。
び第１のポリシリコン膜が窒素を有するため、第２のポ
リシリコン膜のホウ素が第１のポリシリコン膜及びゲー
ト絶縁膜を突き抜けてゲート絶縁膜直下の半導体基板に
達することが防止されている。
【図１】 本発明の実施の形態における半導体装置の製
造方法を示す工程図である。
造方法を示す工程図である。
【図２】 本発明の実施の形態における半導体装置の製
造方法を示す工程図である。
造方法を示す工程図である。
【図３】 本発明の実施の形態における半導体装置の製
造方法を示す工程図である。
造方法を示す工程図である。
【図４】 本発明の実施の形態における半導体装置の製
造方法を示す工程図である。
造方法を示す工程図である。
【図５】 本発明の実施の形態における半導体装置の製
造方法を示す工程図である。
造方法を示す工程図である。
【図６】 本発明の実施の形態における半導体装置の製
造方法を示す工程図である。
造方法を示す工程図である。
【図７】 本発明の実施の形態における半導体装置の製
造方法を示す工程図である。
造方法を示す工程図である。
【図８】 本発明の実施の形態における半導体装置の製
造方法を示す工程図である。
造方法を示す工程図である。
【図９】 本発明の実施の形態における半導体装置の製
造方法を示す工程図である。
造方法を示す工程図である。
【図１０】 本発明の実施の形態における半導体装置を
示す断面図である。
示す断面図である。
【図１１】 従来の半導体装置を示す断面図である。
【図１２】 絶縁破壊についての故障率を示すグラフで
ある。
ある。
【図１３】 従来の半導体装置の製造方法を示す工程図
である。
である。
【図１４】 半導体ウェハがロットケースに納められて
いる状態を示す図である。
いる状態を示す図である。
１０ 下地、３１ ゲート絶縁膜、３２Ｎ，３２ 導電
膜、１ 半導体ウェハ。
膜、１ 半導体ウェハ。
Claims (4)
- 【請求項１】 （ａ）半導体基板上にゲート電極を形成
するためのステップと、 （ｂ）前記ゲート電極をマスクとしてホウ素を前記半導
体基板に注入することによってソース領域及びドレイン
領域を形成するためのステップとを備え、 前記ステップ（ａ）は、 （ａ−１） 前記半導体基板の主面上にゲート絶縁膜を
形成するためのステップと、 （ａ−２） 前記ゲート絶縁膜上に第１のポリシリコン
膜を形成するためのステップと、 （ａ−３） 前記ステップ（ａ−２）迄で得られた構造
に対して窒素を含み、かつ、水素を含まない雰囲気内で
アニールを行うステップとを含む半導体装置の製造方
法。 - 【請求項２】 前記ステップ（ａ）は、 （ａ−４） 前記第１のポリシリコン膜上にドーパント
を含む第２のポリシリコン膜を形成するためのステップ
をさらに含む請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記ゲート絶縁膜はＳｉＯＮである請求
項２記載の半導体装置の製造方法。 - 【請求項４】 半導体基板と、 前記半導体基板上に形成されたゲート電極と、 前記ゲート電極の両側の前記半導体基板に形成されたソ
ース領域及びドレイン領域と、を備え、 前記ゲート電極は、 前記半導体基板上に形成されたＳｉＯＮのゲート絶縁膜
と、 前記ゲート絶縁膜上に形成され、窒素を含む第１のポリ
シリコン膜と、 前記第１のポリシリコン膜上に形成され、窒素を含まな
い第２のポリシリコン膜と、を備え、 前記ソース領域、前記ドレイン領域及び前記第２のポリ
シリコン膜には、ホウ素が注入されている半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10053426A JPH11251588A (ja) | 1998-03-05 | 1998-03-05 | 半導体装置及びその製造方法 |
| US09/146,170 US20020048917A1 (en) | 1998-03-05 | 1998-09-03 | Semiconductor device and method of fabricating same |
| TW087115231A TW432516B (en) | 1998-03-05 | 1998-09-14 | Semiconductor device and method of fabricating same |
| KR1019980041460A KR100277564B1 (ko) | 1998-03-05 | 1998-10-01 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10053426A JPH11251588A (ja) | 1998-03-05 | 1998-03-05 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11251588A true JPH11251588A (ja) | 1999-09-17 |
Family
ID=12942524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10053426A Pending JPH11251588A (ja) | 1998-03-05 | 1998-03-05 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20020048917A1 (ja) |
| JP (1) | JPH11251588A (ja) |
| KR (1) | KR100277564B1 (ja) |
| TW (1) | TW432516B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100388463B1 (ko) * | 2000-12-30 | 2003-06-25 | 주식회사 하이닉스반도체 | 듀얼 폴리실리콘 게이트 구조를 가지는 반도체 소자제조방법 |
| JP3768871B2 (ja) * | 2001-12-18 | 2006-04-19 | 株式会社東芝 | 半導体装置の製造方法 |
| JP6081816B2 (ja) * | 2013-02-26 | 2017-02-15 | ルネサスエレクトロニクス株式会社 | 半導体装置、及びその製造方法 |
-
1998
- 1998-03-05 JP JP10053426A patent/JPH11251588A/ja active Pending
- 1998-09-03 US US09/146,170 patent/US20020048917A1/en not_active Abandoned
- 1998-09-14 TW TW087115231A patent/TW432516B/zh not_active IP Right Cessation
- 1998-10-01 KR KR1019980041460A patent/KR100277564B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US20020048917A1 (en) | 2002-04-25 |
| KR100277564B1 (ko) | 2001-02-01 |
| TW432516B (en) | 2001-05-01 |
| KR19990076514A (ko) | 1999-10-15 |
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