JPS61131557A - コンデンサを形成する方法 - Google Patents
コンデンサを形成する方法Info
- Publication number
- JPS61131557A JPS61131557A JP60268246A JP26824685A JPS61131557A JP S61131557 A JPS61131557 A JP S61131557A JP 60268246 A JP60268246 A JP 60268246A JP 26824685 A JP26824685 A JP 26824685A JP S61131557 A JPS61131557 A JP S61131557A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- minutes
- polycrystalline silicon
- silicon layer
- flow rate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 title claims description 35
- 238000000034 method Methods 0.000 claims description 38
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 36
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 23
- 230000003647 oxidation Effects 0.000 claims description 15
- 238000007254 oxidation reaction Methods 0.000 claims description 15
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 13
- 238000009792 diffusion process Methods 0.000 claims description 13
- 150000002500 ions Chemical class 0.000 claims description 13
- 229910052698 phosphorus Inorganic materials 0.000 claims description 13
- 239000011574 phosphorus Substances 0.000 claims description 13
- 239000007943 implant Substances 0.000 claims description 11
- 238000002513 implantation Methods 0.000 claims description 11
- 239000000377 silicon dioxide Substances 0.000 claims description 11
- 235000012239 silicon dioxide Nutrition 0.000 claims description 11
- 239000000203 mixture Substances 0.000 claims description 7
- 229910052760 oxygen Inorganic materials 0.000 claims description 7
- 229910052785 arsenic Inorganic materials 0.000 claims description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 3
- 238000002955 isolation Methods 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims description 2
- 229910052757 nitrogen Inorganic materials 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 229910052799 carbon Inorganic materials 0.000 claims 1
- 229910052739 hydrogen Inorganic materials 0.000 claims 1
- 229920005591 polysilicon Polymers 0.000 description 25
- 235000012431 wafers Nutrition 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 6
- 239000001301 oxygen Substances 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 102100035673 Centrosomal protein of 290 kDa Human genes 0.000 description 1
- 101000715664 Homo sapiens Centrosomal protein of 290 kDa Proteins 0.000 description 1
- 238000010420 art technique Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- -1 phosphorous ions Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、集積回路内にコンデンサを形成する方法に関
するものであって、更に詳細には、ＣＭＯ５（相補型金
属酸化物シリコン）技術を使用して集積回路内にコンデ
ンサを形成する方法に関するものである。
するものであって、更に詳細には、ＣＭＯ５（相補型金
属酸化物シリコン）技術を使用して集積回路内にコンデ
ンサを形成する方法に関するものである。
コンデンサは、電荷を蓄積す□る為に使用されるデバイ
スであり、通常絶縁層によって一隅された２つの導電層
から構成される。コンデンサが蓄積することの可能な電
荷量は、該コンデンサの表面積と共に増加し、又絶縁層
を薄くするに従い増加する。然し乍ら、薄い絶縁層゛と
子ると該コンデンサに対しての最大電圧が低下し薇って
ブレークダンラン電圧が低下することとなる。ブレーク
ダウン電圧は、コンデンサが最早゛付加的な電荷を蓄積
することが出来ず、電流”が該コンデンサを介して流れ
ることとなる電圧であ□る。−更に、絶縁層を薄くする
と、コンデンサを介しての電ｉの漏れが増加する。漏れ
電流はコンナンサから蓄積された電荷を引き出すので不
都合である。 □ＭＯ３（金属酸化物
シリコン）集積回路内に形成されたコンデンサは、２つ
の゛シリコン層の間又はシリコン層と金属層の間に半導
体物質（通常、二酸化シリコン）の酸化物の層をサンド
インチさせることによって最も一般的に形成される。Ｍ
Ｏ８技術において、チップ上にトランジスタや分離領域
を位置させ構成することにより不本□意な（即ち、□寄
生の）容量が発生する。２つのシリコン層の間又はシリ
コン層と金属層との間に二酸化シリコン層が存在すると
きには、寄生容量が発生する。
スであり、通常絶縁層によって一隅された２つの導電層
から構成される。コンデンサが蓄積することの可能な電
荷量は、該コンデンサの表面積と共に増加し、又絶縁層
を薄くするに従い増加する。然し乍ら、薄い絶縁層゛と
子ると該コンデンサに対しての最大電圧が低下し薇って
ブレークダンラン電圧が低下することとなる。ブレーク
ダウン電圧は、コンデンサが最早゛付加的な電荷を蓄積
することが出来ず、電流”が該コンデンサを介して流れ
ることとなる電圧であ□る。−更に、絶縁層を薄くする
と、コンデンサを介しての電ｉの漏れが増加する。漏れ
電流はコンナンサから蓄積された電荷を引き出すので不
都合である。 □ＭＯ３（金属酸化物
シリコン）集積回路内に形成されたコンデンサは、２つ
の゛シリコン層の間又はシリコン層と金属層の間に半導
体物質（通常、二酸化シリコン）の酸化物の層をサンド
インチさせることによって最も一般的に形成される。Ｍ
Ｏ８技術において、チップ上にトランジスタや分離領域
を位置させ構成することにより不本□意な（即ち、□寄
生の）容量が発生する。２つのシリコン層の間又はシリ
コン層と金属層との間に二酸化シリコン層が存在すると
きには、寄生容量が発生する。
従っ゛ぞ、寄生容量は、半うンジスタ間又はトランジス
タの要素間に発生することが可能である。□意図的に形
成される一ンデンサ（時々、「アクディプ」コンデンサ
と呼称される）は通常フィールド酸化物層上に形成され
て該コンデンサをその他の回路要素から分離する。二酸
化シリコンのフィールド領域は電気的分遣を与える為に
多くのタイプのＭＯ５集積向路において使用されている
。
タの要素間に発生することが可能である。□意図的に形
成される一ンデンサ（時々、「アクディプ」コンデンサ
と呼称される）は通常フィールド酸化物層上に形成され
て該コンデンサをその他の回路要素から分離する。二酸
化シリコンのフィールド領域は電気的分遣を与える為に
多くのタイプのＭＯ５集積向路において使用されている
。
フィールド酸化物の厚さが該コンデンサ内の絶縁層とし
て使用される酸化物層の厚さと同等であ゛ると、アクテ
ィブ容量の値とｉ主容量の値とめ比は非常側こ劣ってい
る。然し乍ら、該コンデンサ内の酸化物層の厚さを減少
すると、ブレークダウン電圧は減少され、且つ漏れ電流
が増加される。従って、アクティブ容量と寄生容量の比
を増加する為に絶縁層を薄くすることが望ましいが、ブ
レークダウン電圧を高くし且つ漏れ電流を低くする為に
その厚さを厚くすることが望ましい。
て使用される酸化物層の厚さと同等であ゛ると、アクテ
ィブ容量の値とｉ主容量の値とめ比は非常側こ劣ってい
る。然し乍ら、該コンデンサ内の酸化物層の厚さを減少
すると、ブレークダウン電圧は減少され、且つ漏れ電流
が増加される。従って、アクティブ容量と寄生容量の比
を増加する為に絶縁層を薄くすることが望ましいが、ブ
レークダウン電圧を高くし且つ漏れ電流を低くする為に
その厚さを厚くすることが望ましい。
ＭＯＳ及び０ＭＯ５技術においてコンデンサとして多結
晶シリコン（通常、「ポリシリコン」と呼称される）が
屡々使用される。ポリシリコン上に形成される二酸化シ
リコン絶縁層は、通常、少なくとも１０００人の厚さで
ある。これより薄い層とすると、一様な層を得ることが
困難であり且つブレークダウン電圧及び漏れ電流の問題
があるので、これより薄い層とすることはあまりない。
晶シリコン（通常、「ポリシリコン」と呼称される）が
屡々使用される。ポリシリコン上に形成される二酸化シ
リコン絶縁層は、通常、少なくとも１０００人の厚さで
ある。これより薄い層とすると、一様な層を得ることが
困難であり且つブレークダウン電圧及び漏れ電流の問題
があるので、これより薄い層とすることはあまりない。
アクティブ／寄生容量比を改善する為に使用される１技
術は、化学蒸着（ＣＶＤ）を使用して酸化層内に窒化シ
リコンを付着させることである。
術は、化学蒸着（ＣＶＤ）を使用して酸化層内に窒化シ
リコンを付着させることである。
４、 窒化物を使用することにより、容量の絶
縁特性、即ちそのブレークダウン及び漏れに対する耐性
が改善される。然し乍ら、この様な窒化物付着は困難で
ある。何故ならば、一様な窒化物の付着は、婦られず、
その際にコンデンサ全体に渡り非一様な特性が発生する
。
縁特性、即ちそのブレークダウン及び漏れに対する耐性
が改善される。然し乍ら、この様な窒化物付着は困難で
ある。何故ならば、一様な窒化物の付着は、婦られず、
その際にコンデンサ全体に渡り非一様な特性が発生する
。
本発明は、以上の点に鑑みなされたものであっ。
−て、−上述した如き従来技術の欠点を解消し、改良し
た集積回路内にコンデンサを形成する方法を提供するこ
とを目的とする。
た集積回路内にコンデンサを形成する方法を提供するこ
とを目的とする。
本発明は、高いブレークダウン電圧及び低い漏れ電流を
維持しながらアクティブ／寄生容量比を改善する為に薄
い二酸化シリコン絶縁層を使用するＣＭＯＳ技術内にお
いて、改良したコンデンサを形成する方法を提供してい
る。
維持しながらアクティブ／寄生容量比を改善する為に薄
い二酸化シリコン絶縁層を使用するＣＭＯＳ技術内にお
いて、改良したコンデンサを形成する方法を提供してい
る。
好適実施例において、半導体シリコンのウェハ上のフィ
ールド酸化物層上にポリシリコン層を形成する。Ｎ導電
型イオン、好適には燐又は砒素、を約８０及び１００Ｋ
ｅＶの間の注入エネルギで該ポリシリコン層内に注入さ
せる６次いで、該ポリシリコン層の表面を酸化させて、
中間ポリ二酸化シリコン層を形成する。との初期の燐注
入の注入ドーズ及び酸化温度は、該中間ポリ酸化物層が
約７７０及び２０００人の間の厚さとなる様に選択され
ている。酸化に続いて、該構成体を高温度、約１１００
℃、で酸素とＨＣｌの混合物内でアニールさせる。次い
で、第２ポリシリコン層を該中間ポリ酸化物層上に形成
する。その後、本プロセスを、メタルコンタクトの形成
を包含する通常の方法で完了する。
ールド酸化物層上にポリシリコン層を形成する。Ｎ導電
型イオン、好適には燐又は砒素、を約８０及び１００Ｋ
ｅＶの間の注入エネルギで該ポリシリコン層内に注入さ
せる６次いで、該ポリシリコン層の表面を酸化させて、
中間ポリ二酸化シリコン層を形成する。との初期の燐注
入の注入ドーズ及び酸化温度は、該中間ポリ酸化物層が
約７７０及び２０００人の間の厚さとなる様に選択され
ている。酸化に続いて、該構成体を高温度、約１１００
℃、で酸素とＨＣｌの混合物内でアニールさせる。次い
で、第２ポリシリコン層を該中間ポリ酸化物層上に形成
する。その後、本プロセスを、メタルコンタクトの形成
を包含する通常の方法で完了する。
第１ポリシリコン層内への燐の注入は所望の絶縁特性を
与える上で貢献する。燐を注入する為に減少したエネル
ギを使用することによって、燐のピーク濃度はポリシリ
コン層の表面により近接しており、従って酸化プロセス
を向上させている。
与える上で貢献する。燐を注入する為に減少したエネル
ギを使用することによって、燐のピーク濃度はポリシリ
コン層の表面により近接しており、従って酸化プロセス
を向上させている。
燐での注入乃至はドーピングは、従来の液体（ＰＯＣ３
，）乃至は気体（ＰＨ３）源を使用して行われる。注入
プロセスの使用は、燐付着の一様性を確保している。注
入ドーズは、大きなステップにおける次の酸化物層の厚
さを制御する。使用される注入エネルギは、所望の厚さ
の約５０人以内の厚さに微調整することを可能としてい
る。
，）乃至は気体（ＰＨ３）源を使用して行われる。注入
プロセスの使用は、燐付着の一様性を確保している。注
入ドーズは、大きなステップにおける次の酸化物層の厚
さを制御する。使用される注入エネルギは、所望の厚さ
の約５０人以内の厚さに微調整することを可能としてい
る。
上記プロセスは、単−操作内及び単一操作から次の操作
へのシリコンウェハ全体に渡り非常に一様な厚さの酸化
膜を提供する。このプロセスは又高容量値を与え、漏れ
電流は低く且つブレークダウン電圧は高い。
へのシリコンウェハ全体に渡り非常に一様な厚さの酸化
膜を提供する。このプロセスは又高容量値を与え、漏れ
電流は低く且つブレークダウン電圧は高い。
以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。
に付いて詳細に説明する。
以下の説明では、最初に、本発明の改良したコンデンサ
を形成するのに必要なプロセスステップのみを説明し、
その後に、この様なプロセスステップが如何にしてＣＭ
ＯＳ集積回路の従来の処理と適合するのかを説明する。
を形成するのに必要なプロセスステップのみを説明し、
その後に、この様なプロセスステップが如何にしてＣＭ
ＯＳ集積回路の従来の処理と適合するのかを説明する。
第１図は、ウェハ１０上に完成した０Ｍ０３回路の断面
を示している。本発明のコンデンサは点線１２内に位置
されている。ポリシリコン層１６は、低圧力ＣＶＤを使
用して、フィールド酸化物層１４上に付着されている。
を示している。本発明のコンデンサは点線１２内に位置
されている。ポリシリコン層１６は、低圧力ＣＶＤを使
用して、フィールド酸化物層１４上に付着されている。
低温度（６００’Ｃ）の使用により、ポリシリコン層の
凹凸が除去される。好適には、付着形成されたポリシリ
コン層は約４７５０人の厚さである二次いで、従来の液
体（Ｆｏｃｉ３）又は気体（ＰＨａ）源の何れかを使用
して、燐をポリシリコン層１６内に注入させる。
凹凸が除去される。好適には、付着形成されたポリシリ
コン層は約４７５０人の厚さである二次いで、従来の液
体（Ｆｏｃｉ３）又は気体（ＰＨａ）源の何れかを使用
して、燐をポリシリコン層１６内に注入させる。
ポリシリコン層１６内への燐の注入は、好適には、約８
×１０１５イオン／ｃｍ”の注入ドーズ量で行われる。
×１０１５イオン／ｃｍ”の注入ドーズ量で行われる。
注入エネルギは好適には約８０乃至１００ＫａＶである
。エネルギが低いと、燐のピーク濃度は表面により近接
し、爾後の酸化を向上させる。
。エネルギが低いと、燐のピーク濃度は表面により近接
し、爾後の酸化を向上させる。
燐が好適であるが、別に砒素を使用することも可能であ
る０次いで、従来のマスクプロセスを使用して、本発明
のコンデンサを形成することを所望する箇所を除いてそ
の他の全てからポリシリコン層をエツチング除去する。
る０次いで、従来のマスクプロセスを使用して、本発明
のコンデンサを形成することを所望する箇所を除いてそ
の他の全てからポリシリコン層をエツチング除去する。
次いで、二酸化シリコン層１８を形成する。初期の注入
した燐イオンの注入ドーズ量及び酸化温度は、層１８を
略７７０人の厚さとさせるべく選択される。この酸化プ
ロセスは更に好適には、約１１００℃の酸素と塩酸（Ｈ
Ｃｌ）との混合物を、、、 使用するア
ニールステ・プを包含するものである。
した燐イオンの注入ドーズ量及び酸化温度は、層１８を
略７７０人の厚さとさせるべく選択される。この酸化プ
ロセスは更に好適には、約１１００℃の酸素と塩酸（Ｈ
Ｃｌ）との混合物を、、、 使用するア
ニールステ・プを包含するものである。
好適な酸化プロセスを以下更に詳細に説明する。
ＰＬＣＶＤ （低圧力化学蒸着）を使用して約４７５０
人の厚さのポリシリコン層２０を発生させることにより
、酸化物層１８上に第２ポリシリコン層２０を付着形成
させる。次いで、本回路の処理を従来の態様でメタル接
続の形成を介して継続し、コンデンサ１２へのメタルコ
ンタクト２２を。
人の厚さのポリシリコン層２０を発生させることにより
、酸化物層１８上に第２ポリシリコン層２０を付着形成
させる。次いで、本回路の処理を従来の態様でメタル接
続の形成を介して継続し、コンデンサ１２へのメタルコ
ンタクト２２を。
−形成する。
この酸化プロセスは好適には以下のサイクルに従って行
われるドライ酸化プロセスである。拡散炉を８５０±１
℃の温度に設定し、窒素と酸素（Ｎ！＋Ｏ１）を３００
５ ＣＣＭの流量で注入させる０次いで、ウェハを収納
するボートを拡散炉内に押し込み、該炉を毎分８℃の割
合で１０００℃へランプ動作させる０次いで、２０分間
、高流量（３０００５ＣＣＭ）１’酸素（ＯＸ） 全注
入することによってドライ酸化を行う０次いで、更に付
加的な期間の２１分±２分の間同じ流量で３％のＨＣｌ
と９７％の酸素の混合物を注入する１次いで、ＯＸｔｔ
Ｎ、（５５５０５Ｃ：（、Ｍ（７）流量）で置換させ、
且つ拡散炉を２０分の期間に渡り１１００℃へランプ動
作させる。
われるドライ酸化プロセスである。拡散炉を８５０±１
℃の温度に設定し、窒素と酸素（Ｎ！＋Ｏ１）を３００
５ ＣＣＭの流量で注入させる０次いで、ウェハを収納
するボートを拡散炉内に押し込み、該炉を毎分８℃の割
合で１０００℃へランプ動作させる０次いで、２０分間
、高流量（３０００５ＣＣＭ）１’酸素（ＯＸ） 全注
入することによってドライ酸化を行う０次いで、更に付
加的な期間の２１分±２分の間同じ流量で３％のＨＣｌ
と９７％の酸素の混合物を注入する１次いで、ＯＸｔｔ
Ｎ、（５５５０５Ｃ：（、Ｍ（７）流量）で置換させ、
且つ拡散炉を２０分の期間に渡り１１００℃へランプ動
作させる。
次いで、６０分の期間の間、９５．４％のＮｔと３．４
％の０３と１．２％のＨＣｌとの混合物内においてアニ
ールを行う０次いで、上記混合物を再度Ｎ、（５５５０
５ＣＣＭ）で置換し、且つ拡散炉を６０分の期間に渡っ
て８５０℃の温度へランプ動作させる。次いで、ウェハ
を収納するボートを拡散炉から取り出す。この酸化プロ
セスは。
％の０３と１．２％のＨＣｌとの混合物内においてアニ
ールを行う０次いで、上記混合物を再度Ｎ、（５５５０
５ＣＣＭ）で置換し、且つ拡散炉を６０分の期間に渡っ
て８５０℃の温度へランプ動作させる。次いで、ウェハ
を収納するボートを拡散炉から取り出す。この酸化プロ
セスは。
注入エネルギ□が約１００ＫｅＶで注入ドース量が約３
Ｘ １０”ゞイオン／ｃｌｌ！である初期の燐注入と
結合されて、約７７０人の厚さの酸化物層を発生させる
。
Ｘ １０”ゞイオン／ｃｌｌ！である初期の燐注入と
結合されて、約７７０人の厚さの酸化物層を発生させる
。
上述したコンデンサを製造するプロセスを盛り込んだＣ
ＭＯＳプロセス全体に付いて以下説明する。第２図は、
好適に（１００＞の結晶配向面を持っており且つ０ 、
０２ｏｈｍ−ｃｍの一有抵抗を持ったＮ型シリコンウェ
ハ２４を示している。好適には３ ｏｈｍ−ｃｍの固有
抵抗のエピタキシャル層２６をＮ型シリコン２４上に形
成する。次いで、エピタキシャル層２６を酸化して、約
６５００人の厚さの二酸化シリコン層２８を形成し、マ
スクを使用して所望のＰウェル３０にイオン注入すべき
箇所から酸化物を除去させる。注入エネルギ６０Ｋａ■
で注入ドーズ量７．５×１０１５イオン／ｃｙａ”でボ
ロンを使用して、Ｐウェルにイオン注入を行う。
ＭＯＳプロセス全体に付いて以下説明する。第２図は、
好適に（１００＞の結晶配向面を持っており且つ０ 、
０２ｏｈｍ−ｃｍの一有抵抗を持ったＮ型シリコンウェ
ハ２４を示している。好適には３ ｏｈｍ−ｃｍの固有
抵抗のエピタキシャル層２６をＮ型シリコン２４上に形
成する。次いで、エピタキシャル層２６を酸化して、約
６５００人の厚さの二酸化シリコン層２８を形成し、マ
スクを使用して所望のＰウェル３０にイオン注入すべき
箇所から酸化物を除去させる。注入エネルギ６０Ｋａ■
で注入ドーズ量７．５×１０１５イオン／ｃｙａ”でボ
ロンを使用して、Ｐウェルにイオン注入を行う。
次いで、ウェハを加熱して更にボロンを拡散させる。Ｐ
ウェルの深さは好適には約６ミクロンである。
ウェルの深さは好適には約６ミクロンである。
次いで、ＬＰＧＶＤを使用して約１２００人の厚さの窒
化物層を発生させて窒化シリコン（Ｓｉ。
化物層を発生させて窒化シリコン（Ｓｉ。
Ｎ、）を付着形成させる１次いで、従来のホトリソグラ
フィ及びエッチジグプロセスにおいてデバイスウェルマ
スクを使用して、ＮＰＮ及びＰＮＰトランジスタを夫々
設けるべき箇所である領域３２及び３４を除いたその他
のすべてから窒化物を除去する。
フィ及びエッチジグプロセスにおいてデバイスウェルマ
スクを使用して、ＮＰＮ及びＰＮＰトランジスタを夫々
設けるべき箇所である領域３２及び３４を除いたその他
のすべてから窒化物を除去する。
次いで、ウェハ１０にフィールド注入マスクを 。
附与して、績フィールドを注入し且つ酸化を行つ
−て、第３図に示した如く、厚い二酸化シリコンフィ
ールド領域３６を形成する。窒化物３２及び３４で保護
されている元の酸゛化物層２８は、このフィールド注入
及び酸化の後に残存する。フイールド酸化物層の好適深
さは約１．４ミクロンである。
−て、第３図に示した如く、厚い二酸化シリコンフィ
ールド領域３６を形成する。窒化物３２及び３４で保護
されている元の酸゛化物層２８は、このフィールド注入
及び酸化の後に残存する。フイールド酸化物層の好適深
さは約１．４ミクロンである。
次いで、第２図の窒化物層３２及び３４を該ウェハから
剥離し、約６５００人の厚さの前ゲート酸化物層を形成
する。
剥離し、約６５００人の厚さの前ゲート酸化物層を形成
する。
次に、約４７５０人の厚さの第１ポリシリコン層３８を
ＬＰＧＶＤを使用して付着形成する。次いで、層３８を
燐でイオン注入し、且つマスクする。従来の工、ツチン
グプロセスを使用して、所望のコンデンサを設けるべき
箇所（第１図乃至第４図にはこの様なコンデンサを１つ
だけ示しである）を除いたその他の全ての箇所から層３
８を除去する。第３図における層３８は、上述した如く
第１図の層１６に対応して、コンデンサの一方のプレー
トを形成している１次いで、該２つのトランジスタのゲ
ート区域から酸化物層２８をエツチング除去する。
ＬＰＧＶＤを使用して付着形成する。次いで、層３８を
燐でイオン注入し、且つマスクする。従来の工、ツチン
グプロセスを使用して、所望のコンデンサを設けるべき
箇所（第１図乃至第４図にはこの様なコンデンサを１つ
だけ示しである）を除いたその他の全ての箇所から層３
８を除去する。第３図における層３８は、上述した如く
第１図の層１６に対応して、コンデンサの一方のプレー
トを形成している１次いで、該２つのトランジスタのゲ
ート区域から酸化物層２８をエツチング除去する。
第４図に示す如く、約７７０人の厚さの別の二〇、
酸化シリコンの層４０，４２．４４を、上述した
酸化プロセスに従って、発生させて、中間ポリ酸化物層
４０とゲート酸化物層４２及び４４を形成する０次いで
、該トランジスタのスレッシュホールド電圧を、１．２
×１０１５イオン／Ｃ■２のドーズ量で４０ Ｋ ｅ’
Ｖのエネルギでボロンのイオン注入を行うことによっ
て調節される。このイオンへ、人はトランジスタ区域に
制限されている。
酸化シリコンの層４０，４２．４４を、上述した
酸化プロセスに従って、発生させて、中間ポリ酸化物層
４０とゲート酸化物層４２及び４４を形成する０次いで
、該トランジスタのスレッシュホールド電圧を、１．２
×１０１５イオン／Ｃ■２のドーズ量で４０ Ｋ ｅ’
Ｖのエネルギでボロンのイオン注入を行うことによっ
て調節される。このイオンへ、人はトランジスタ区域に
制限されている。
次いで、ＬＰＧＶＤプロセスを使用して、第２ポリシリ
コン層４６を付着形成させる。 ＰＯＣｌ、を使用して
第２ポリシリコン層に燐をイオン注入させ、マスクし、
且つエツチングして、約４７５０人の厚さのポリシリコ
ン領域４６を形成する。領域４６は第１図に示した層２
０に対応する。
コン層４６を付着形成させる。 ＰＯＣｌ、を使用して
第２ポリシリコン層に燐をイオン注入させ、マスクし、
且つエツチングして、約４７５０人の厚さのポリシリコ
ン領域４６を形成する。領域４６は第１図に示した層２
０に対応する。
このエツチングは更にポリシリコン領域４８及び５０を
画定し、これらは２つの相補的トランジスタのゲートと
して機能することとなる。
画定し、これらは２つの相補的トランジスタのゲートと
して機能することとなる。
コンデンサ１２が完成されると１次いで、ウェハを従来
の如くプロセスして、メタル相互接続を包含する、第１
図に示した最終的な回路を形成する。第１図に示した如
く、このプロセスにより、Ｎチャンネルソース５２、Ｎ
チャンネルドレイン５４、Ｐチャンネルソース５６、Ｐ
チャンネルドレイン５８、第２酸化物層６０、ｐｖｘ層
６２゜メタルコンタクト６４及び２２が形成される。
の如くプロセスして、メタル相互接続を包含する、第１
図に示した最終的な回路を形成する。第１図に示した如
く、このプロセスにより、Ｎチャンネルソース５２、Ｎ
チャンネルドレイン５４、Ｐチャンネルソース５６、Ｐ
チャンネルドレイン５８、第２酸化物層６０、ｐｖｘ層
６２゜メタルコンタクト６４及び２２が形成される。
上述した方法によって、中間ポリ（ｉｎｔｅｒｐｏｌｙ
）酸化物に対する最大電界強度が約７．５Ｘ１０’ｖ／
ｃｆｆｉであるコンデンサが形成され、その電界強度は
、単結晶シリコン上に成長された酸化物の場合に得られ
る電界強度と同等である。この値は。
）酸化物に対する最大電界強度が約７．５Ｘ１０’ｖ／
ｃｆｆｉであるコンデンサが形成され、その電界強度は
、単結晶シリコン上に成長された酸化物の場合に得られ
る電界強度と同等である。この値は。
従来技術を使用して得られるポリシリコンコンデンサに
おける約５ Ｘ Ｉ Ｏ＠Ｖ／ｃ麿の値と比較される。
おける約５ Ｘ Ｉ Ｏ＠Ｖ／ｃ麿の値と比較される。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く１本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く１本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
第１図は本発明の好適実施例の断面図、第２＠乃至第４
図は第１図に示した好適実施例を形成する為に使用され
るプロセスステップにおける中間構成を示した各断面概
略図、である。 （符号の説明） １０：ウェハ １２：コンデンサ １４：フィールド酸化層 １６：ポリシリコン層 １８二二酸化シリコン層 ２０：第２ポリシリコン層 ２２：メタルコンタクト 特許出願人 フェアチアイルド カメラアンド
インストルメント コーポレーション
図は第１図に示した好適実施例を形成する為に使用され
るプロセスステップにおける中間構成を示した各断面概
略図、である。 （符号の説明） １０：ウェハ １２：コンデンサ １４：フィールド酸化層 １６：ポリシリコン層 １８二二酸化シリコン層 ２０：第２ポリシリコン層 ２２：メタルコンタクト 特許出願人 フェアチアイルド カメラアンド
インストルメント コーポレーション
Claims (1)
- 【特許請求の範囲】 １、集積回路構成体にコンデンサを形成する方法におい
て、第１多結晶シリコン層を形成し、約８０及び１００
ＫｅＶの間の注入エネルギで該第１多結晶シリコン層内
にＮ導電型イオンを注入し、該多結晶シリコン層の表面
を酸化して中間ポリ酸化層を形成し、該酸化は該Ｎ導電
型イオンの注入に対して該中間ポリ層を約７７０及び２
０００Åの間の厚さとさせる様な温度であり、該中間ポ
リ酸化層をＨＣｌを含有するガス混合物中において約１
１００℃の温度でアニールし、前記中間ポリ酸化層上に
第２多結晶シリコン層を形成する、上記各ステップを有
することを特徴とする方法。 ２、特許請求の範囲第１項において、該第１多結晶シリ
コン層は絶縁層上に形成されることを特徴とする方法。 ３、特許請求の範囲第２項において、該絶縁層は約１４
００Åの厚さの二酸化シリコンからなるフィールド分離
領域を有していることを特徴とする方法。 ４、特許請求の範囲第１項において、該Ｎ導電型イオン
は燐か砒素の一方を有していることを特徴とする方法。 ５、特許請求の範囲第１項において、該第１多結晶シリ
コン層は約６００℃の温度で形成されることを特徴とす
る方法。 ６、特許請求の範囲第１項において、該集積回路構成体
を標準圧力で約８５０℃で流量が約３００ｃｃ／分でＮ
＿２とＯ＿２を有する拡散炉内に挿入し、約８℃／分の
割合で約８５０℃から約１０００℃へ該拡散炉内部の温
度を増加させ、標準圧力及び約３０００ｃｃ／分の流量
で約２０分の間に該Ｎ＿２とＯ＿２をＯ＿２で置換し、
該Ｏ＿２を約２１分の間に約３％のＨＣｌと９７％のＯ
＿２の混合物で置換し、標準圧力及び約５０００ｃｃ／
分の流量で該Ｏ＿２及びＨＣｌをＮ＿２と置換し、約２
０分の期間に渡り該拡散炉内部の温度を約１１００℃へ
上昇させ、約６０分の間に該Ｎ＿２を約９５．４％のＮ
＿２と３．４％のＯ＿２お１．２％のＨＣｌとからなる
混合物で置換し、標準圧力及び約５０００ｃｃ／分の流
量で該混合物をＮ＿２で置換し、約６０分の期間に渡っ
て該拡散炉内部の温度を約８５０℃へ減少させ、該集積
回路構成体を該拡散炉から取り出すことを特徴とする方
法。 ７、集積回路構成体上の二酸化シリコン絶縁層上にコン
デンサを形成する方法において、約６００℃の温度で第
１多結晶シリコン層を形成し、約３×１０＾１＾５イオ
ン／ｃｍ＾２の注入ドーズ量及び約８０と１００ＫｅＶ
の間の注入エネルギで該第１多結晶シリコン層内にＮ導
電型イオンを注入し、該第１多結晶シリコン層の表面を
酸化して中間ポリ酸化層を形成する、上記各ステップを
有しており、前記酸化を行うステップにおいて、標準圧
力及び約８５０℃で約３００ｃｃ／分の流量でＮ＿２及
びＯ＿２を有する拡散炉内に該集積回路構成体を挿入し
、約８℃／分の割合で該拡散炉内部の温度を約８５０℃
から約１０００℃へ上昇させ、標準圧力及び約３０００
ｃｃ／分の流量で約２０分の間に該Ｎ＿２及びＯ＿２を
Ｏ＿２と置換し、約２１分の間に該Ｏ＿２を約３％のＨ
Ｃｌと９７％のＯ＿２の混合物で置換し、標準圧力及び
約５０００ｃｃ／分の流量で該Ｏ＿２ＨＣｌをＮ＿２で
置換し、約２０分の期間に渡り該拡散炉内部の温度を約
１１００℃へ増加させ、約６０分の間に該Ｎ＿２を約９
５．４％のＮ＿２と３．４％のＯ＿２と１．２％のＨＣ
ｌとの混合物で置換し、標準圧力及び約５０００ｃｃ／
分の流量で該混合物をＮ＿２と置換し、約６０分の期間
に渡って該拡散炉内部の温度を約８５０℃へ減少させ、
該中間ポリ酸化層上に第２多結晶シリコン層を形成する
ことを特徴とする方法。 ８、特許請求の範囲第１項において、該Ｎ導電型イオン
は砒素を有していることを特徴とする方法。 ９、特許請求の範囲第１項において、該Ｎ導電型イオン
は燐を有することを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US676033 | 1984-11-28 | ||
| US06/676,033 US4639274A (en) | 1984-11-28 | 1984-11-28 | Method of making precision high-value MOS capacitors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61131557A true JPS61131557A (ja) | 1986-06-19 |
| JPH0691183B2 JPH0691183B2 (ja) | 1994-11-14 |
Family
ID=24712948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60268246A Expired - Fee Related JPH0691183B2 (ja) | 1984-11-28 | 1985-11-28 | コンデンサを形成する方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4639274A (ja) |
| EP (1) | EP0183623B1 (ja) |
| JP (1) | JPH0691183B2 (ja) |
| CA (1) | CA1232361A (ja) |
| DE (1) | DE3586040D1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5190886A (en) * | 1984-12-11 | 1993-03-02 | Seiko Epson Corporation | Semiconductor device and method of production |
| JPS61139058A (ja) * | 1984-12-11 | 1986-06-26 | Seiko Epson Corp | 半導体製造装置 |
| US4717680A (en) * | 1985-10-16 | 1988-01-05 | Harris Corporation | Fabrication of vertical NPN and PNP bipolar transistors in monolithic substrate |
| NL8701357A (nl) * | 1987-06-11 | 1989-01-02 | Philips Nv | Halfgeleiderinrichting bevattende een condensator en een begraven passiveringslaag. |
| IT1224656B (it) * | 1987-12-23 | 1990-10-18 | Sgs Thomson Microelectronics | Procedimento per la fabbricazione di condensatori integrati in tecnologia mos. |
| US5851871A (en) * | 1987-12-23 | 1998-12-22 | Sgs-Thomson Microelectronics, S.R.L. | Process for manufacturing integrated capacitors in MOS technology |
| IT1237894B (it) * | 1989-12-14 | 1993-06-18 | Sgs Thomson Microelectronics | Processo per la fabbricazione di circuiti integrati comprendenti componenti elettronici di due tipi diversi aventi ciascuno coppie di elettrodi ricavati dagli stessi strati di silicio policristallino e separati da dielettrici diversi |
| CA2023172A1 (en) * | 1990-08-13 | 1992-02-14 | Francois L. Cordeau | Method to manufacture double-poly capacitors |
| US5434098A (en) * | 1993-01-04 | 1995-07-18 | Vlsi Techology, Inc. | Double poly process with independently adjustable interpoly dielectric thickness |
| US5393691A (en) * | 1993-07-28 | 1995-02-28 | Taiwan Semiconductor Manufacturing Company | Fabrication of w-polycide-to-poly capacitors with high linearity |
| US5338701A (en) * | 1993-11-03 | 1994-08-16 | Taiwan Semiconductor Manufacturing Company | Method for fabrication of w-polycide-to-poly capacitors with high linearity |
| KR0137902B1 (en) * | 1994-01-28 | 1998-04-27 | Lg Semicon Co Ltd | Mos transistor & manufacturing method thereof |
| US5554558A (en) * | 1995-02-13 | 1996-09-10 | Taiwan Semiconductor Manufacturing Company | Method of making high precision w-polycide-to-poly capacitors in digital/analog process |
| US5547892A (en) * | 1995-04-27 | 1996-08-20 | Taiwan Semiconductor Manufacturing Company | Process for forming stacked contacts and metal contacts on static random access memory having thin film transistors |
| US5804488A (en) * | 1995-08-24 | 1998-09-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming a tungsten silicide capacitor having a high breakdown voltage |
| US6133077A (en) * | 1998-01-13 | 2000-10-17 | Lsi Logic Corporation | Formation of high-voltage and low-voltage devices on a semiconductor substrate |
| US6093585A (en) * | 1998-05-08 | 2000-07-25 | Lsi Logic Corporation | High voltage tolerant thin film transistor |
| US6420747B2 (en) | 1999-02-10 | 2002-07-16 | International Business Machines Corporation | MOSCAP design for improved reliability |
| JP3887588B2 (ja) * | 2002-08-30 | 2007-02-28 | 株式会社リガク | Ｘ線回折による応力測定法 |
| US8373215B2 (en) * | 2010-10-25 | 2013-02-12 | Texas Instruments Incorporated | Zero temperature coefficient capacitor |
| CN103456616A (zh) * | 2013-09-02 | 2013-12-18 | 上海华力微电子有限公司 | 制备栅氧层的工艺 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4249194A (en) * | 1977-08-29 | 1981-02-03 | Texas Instruments Incorporated | Integrated circuit MOS capacitor using implanted region to change threshold |
| DE2743662A1 (de) * | 1977-09-28 | 1979-04-05 | Siemens Ag | Ein-transistor-speicherelement und verfahren zu seiner herstellung |
| US4240195A (en) * | 1978-09-15 | 1980-12-23 | Bell Telephone Laboratories, Incorporated | Dynamic random access memory |
| US4212684A (en) * | 1978-11-20 | 1980-07-15 | Ncr Corporation | CISFET Processing including simultaneous doping of silicon components and FET channels |
| DE3032632A1 (de) * | 1980-08-29 | 1982-04-08 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur herstellung integrierter dynamischer ram-eintransistor-speicherzellen |
| US4373250A (en) * | 1980-11-17 | 1983-02-15 | Signetics Corporation | Process for fabricating a high capacity memory cell |
| DE3133468A1 (de) * | 1981-08-25 | 1983-03-17 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen in siliziumgate-technologie |
| JPS59195859A (ja) * | 1983-04-21 | 1984-11-07 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US4466177A (en) * | 1983-06-30 | 1984-08-21 | International Business Machines Corporation | Storage capacitor optimization for one device FET dynamic RAM cell |
-
1984
- 1984-11-28 US US06/676,033 patent/US4639274A/en not_active Expired - Lifetime
-
1985
- 1985-11-27 EP EP85402316A patent/EP0183623B1/en not_active Expired - Lifetime
- 1985-11-27 DE DE8585402316T patent/DE3586040D1/de not_active Expired - Fee Related
- 1985-11-27 CA CA000496283A patent/CA1232361A/en not_active Expired
- 1985-11-28 JP JP60268246A patent/JPH0691183B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4639274A (en) | 1987-01-27 |
| EP0183623B1 (en) | 1992-05-13 |
| CA1232361A (en) | 1988-02-02 |
| DE3586040D1 (de) | 1992-06-17 |
| EP0183623A3 (en) | 1988-12-07 |
| EP0183623A2 (en) | 1986-06-04 |
| JPH0691183B2 (ja) | 1994-11-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61131557A (ja) | コンデンサを形成する方法 | |
| US4422885A (en) | Polysilicon-doped-first CMOS process | |
| US5783469A (en) | Method for making nitrogenated gate structure for improved transistor performance | |
| US7179703B2 (en) | Method of forming shallow doped junctions having a variable profile gradation of dopants | |
| US6033998A (en) | Method of forming variable thickness gate dielectrics | |
| JPH08222645A (ja) | 軽くドープしたドレイン領域を形成する方法 | |
| JPH07130870A (ja) | 半導体装置とその製法 | |
| JPH03120837A (ja) | 高電圧ｍｉｃ集積回路の製造方法 | |
| US4488348A (en) | Method for making a self-aligned vertically stacked gate MOS device | |
| KR0166052B1 (ko) | 고전압 병합 바이폴라/cmos 및 그 제조 방법 | |
| JPS61259575A (ja) | 電界効果トランジスタとその製造方法 | |
| JPH09102550A (ja) | Ｌｄｄ ｃｍｏｓ形成方法 | |
| JPH0244154B2 (ja) | ||
| US4212100A (en) | Stable N-channel MOS structure | |
| KR20020014095A (ko) | 반도체 소자의 게이트 산화막 제조방법 | |
| JP2002518827A (ja) | Ｍｏｓトランジスタを含む半導体デバイスの製造方法 | |
| KR100273496B1 (ko) | 반도체장치의 제조방법 | |
| US5970347A (en) | High performance mosfet transistor fabrication technique | |
| JP2766492B2 (ja) | Ｍｏｓ技術で集積キャパシタを製造するための方法 | |
| US5646057A (en) | Method for a MOS device manufacturing | |
| US6756279B2 (en) | Method for manufacturing a bipolar transistor in a CMOS integrated circuit | |
| JPH06252345A (ja) | 半導体集積回路の製造方法 | |
| KR100532769B1 (ko) | 반도체 장치의 제조방법 | |
| JPH05291573A (ja) | 半導体装置およびその製造方法 | |
| JP2812217B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |