NL8701357A - Halfgeleiderinrichting bevattende een condensator en een begraven passiveringslaag. - Google Patents
Halfgeleiderinrichting bevattende een condensator en een begraven passiveringslaag. Download PDFInfo
- Publication number
- NL8701357A NL8701357A NL8701357A NL8701357A NL8701357A NL 8701357 A NL8701357 A NL 8701357A NL 8701357 A NL8701357 A NL 8701357A NL 8701357 A NL8701357 A NL 8701357A NL 8701357 A NL8701357 A NL 8701357A
- Authority
- NL
- Netherlands
- Prior art keywords
- layer
- silicon
- silicon oxide
- semiconductor device
- oxide layer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 45
- 239000003990 capacitor Substances 0.000 title claims description 11
- 238000002161 passivation Methods 0.000 title claims description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 32
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 31
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 29
- 229910052710 silicon Inorganic materials 0.000 claims description 29
- 239000010703 silicon Substances 0.000 claims description 29
- 239000011521 glass Substances 0.000 claims description 21
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims description 2
- 239000012535 impurity Substances 0.000 claims description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 2
- 229910000073 phosphorus hydride Inorganic materials 0.000 claims description 2
- 238000002144 chemical decomposition reaction Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 94
- 229910052698 phosphorus Inorganic materials 0.000 description 9
- 239000011574 phosphorus Substances 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000005215 recombination Methods 0.000 description 3
- 230000006798 recombination Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- DLYUQMMRRRQYAE-UHFFFAOYSA-N tetraphosphorus decaoxide Chemical compound O1P(O2)(=O)OP3(=O)OP1(=O)OP2(=O)O3 DLYUQMMRRRQYAE-UHFFFAOYSA-N 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 125000004437 phosphorous atom Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/014—Capacitor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/958—Passivation layer
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
« PHN 12148 1 N.V. Philips' Gloeilampenfabrieken te Eindhoven.
Halfgeleiderinrichting bevattende een condensator en een begraven passiveringslaag.
De uitvinding heeft betrekking op een halfgeleiderinrichting met een halfgeleiderlichaam bevattende ten minste een halfgeleiderschakelelement, waarbij een oppervlak van het halfgeleiderlichaam bedekt is met een passiveringslaag, bestaande uit een 5 siliciumoxydelaag, een daarop gelegen fosforglaslaag en een daarop gelegen electrisch isolerende afdeklaag met een aanmerkelijk kleinere dikte dan de siliciumoxydelaag.
Een dergelijke halfgeleiderinrichting is bekend uit het Amerikaanse octrooischrift 3 615 941.
10 Electrische eigenschappen van halfgeleiderschakelele- menten zoals doorslagspanning en ruiskarakteristiek kunnen sterk verbeterd worden wanneer het oppervlak van deze elementen afgedekt wordt door een passiveringslaag. Deze laag vermindert de oppervlakterecombina-tie die kan optreden als gevolg van oppervlaktetoestanden en elec-15 trische, al dan niet beweeglijke ladingen.
Het aanbrengen van een siliciumoxydelaag geeft al een aanmerkelijke verbetering van genoemde electrische eigenschappen.
De siliciumoxydelaag bevat echter dikwijls ionen die er de oorzaak van zijn dat toch recombinatie optreedt met ladings-20 dragers uit het genoemde halfgeleiderlichaam.
Het is verder bekend dat door het verglazen van een op de siliciumoxydelaag aangebrachte laag van fosforpentoxyde het bovengenoemde effect van recombinatie in de siliciumoxydelaag tegengegaan wordt. De door verhitting gevormde fosforsilicaatglaslaag (PSG) heeft 25 een deel van de uit de siliciumoxydelaag afkomstige ionen geïmmobiliseerd (het zogenaamde "getter anneal effect").
Het fosforgehalte in de PSG laag is daarbij over het algemeen laag. Een hoger fosforgehalte leidt weliswaar tot een betere passivering van het element maar ook onder meer tot een slechtere 30 hechting van fotolak bij daaropvolgende etsprocedures.
Om toch een passiveringslaag met hoog fosforgehalte te kunnen gebruiken dient deze fosforglaslaag, om bovengenoemde nadelen te 8701357 * PHN 12148 2 vermijden, opgesloten te worden tussen lagen die geen fosfor bevatten en bijvoorbeeld bestaan uit siliciumoxyde of siliciumnitride. In het Amerikaanse octrooischrift USP 3 615 941 wordt een dergelijke inrichting beschreven waarbij een fosforglaslaag ingesloten is tussen een onder-5 liggende siliciumoxydelaag en een dunnere bovenliggende afdeklaag eveneens van siliciumoxyde.
Het gebruik van een dunne afdeklaag voor het opsluiten van de hooggedoteerde fosforglaslaag betekent een extra processtap, en in principe dus een gecompliceerdere werkwijze. Dit nadeel zou echter 10 wegvallen wanneer de extra afdeklaag tevens zou kunnen worden toegepast voor het vormen van in de halfgeleiderschakeling aan te brengen halfge-leiderschakelelementen.
De uitvinding beoogt onder meer, de genoemde fosforglaslaag met de daarop gelegen dunne afdeklaag tevens toe te passen als 15 diëlectricum van een of meerdere tot de schakeling behorende condensators.
De uitvinding berust onder meer op het inzicht, dat het mogelijk is om de hiertoe noodzakelijke plaatselijke verbreking van de opsluiting van de fosforglaslaag zo uit te voeren, dat de hooggedoteerde 20 fosforglaslaag geen electrische en/of technologische nadelen oplevert.
Een halfgeleiderinrichting van de in de aanhef genoemde soort heeft volgens de uitvinding het kenmerk, dat de inrichting een op een electrisch isolerende laag gelegen siliciumlaag bevat, en dat de genoemde fosforglaslaag met de genoemde afdeklaag op althans een deel 25 van de siliciumlaag is aangebracht en op de afdeklaag een metaallaag is aangebracht, waarbij de siliciumlaag en de metaallaag de platen en de genoemde fosforglaslaag met de afdeklaag het diëlectricum van een condensator vormen,
Het fosfor, dat zoals gebruikelijk op een isolerende 30 siliciumoxydelaag wordt gedeponeerd, wordt ter plaatse van de te vormen condensator op een laag silicium aangebracht die van het onderliggende halfgeleiderlichaam geïsoleerd is. De hoge fosfordotering vormt hier geen probleem voor het circuit daar de genoemde siliciumlaag gebruikt wordt als (geleidende) plaat van de condensator.
35 Het fosforglas dat in verband met de hechting van fotolak moeilijk weggeëtst kan worden en derhalve over de hele halfgeleiderinrichting aanwezig is dient zo nog een ander doel; het beter geleidbaar 8701357 * PHN 12148 3 aaken van de genoemde siliciumlaag.
Een eerste voorkeursuitvoering van de halfgeleiderin-richting heeft volgens de uitvinding het kenmerk, dat het halfgeleiderlichaam uit silicium hestaat en dat de genoemde electrisch isolerende 5 laag een door locale oxydatie verkregen, althans ten dele in het silicium verzonken siliciumoxydelaag (LOCOS) is.
Door de maatregel volgens de uitvinding is bereikt dat de door het fosfor sterk gedoteerde genoemde siliciumlaag electrisch goed wordt geïsoleerd van het halfgeleiderlichaam.
10 Een tweede voorkeursuitvoering van de halfgeleiderin- richting heeft volgens de uitvinding het kenmerk, dat de genoemde siliciumoxydelaag 250-750 nm en de genoemde afdeklaag 25-100 nm dik is.
Door deze maatregel is bereikt, dat de siliciumoxydelaag voldoende dik is om onder meer de bedrading electrisch te isoleren en 15 het fosfor te isoleren van het halfgeleiderlichaam en dat de afdeklaag voldoende dun is om een effectief diëlectricum voor een condensator te zijn.
De uitvinding zal nu nader worden verduidelijkt aan de hand van een uitvoeringsvoorbeeld en de tekening, waarin, 20 Figuur 1 schematisch in dwarsdoorsnede een deel van een halfgeleiderinrichting volgens de uitvinding toont, en
Figuren 2 t/m 5 schematisch in dwarsdoorsnede opeenvolgende stadia van vervaardiging tonen van de halfgeleiderinrichting volgens figuur 1.
25 De figuren zijn zuiver schematisch en niet op schaal getekend. Daarbij zijn terwille van de duidelijkheid in het bijzonder de afmetingen in de dikterichting sterk overdreven.
Overeenkomstige delen zijn in de figuren als regel met dezelfde verwijzingscijfers aangeduid. In de dwarsdoorsneden zijn 30 halfgeleidergebieden van hetzelfde geleidingstype in het algemeen in dezelfde richting gearceerd.
Figuur 1 toont schematisch in dwarsdoorsnede een deel van een halfgeleiderinrichting volgens de uitvinding. De inrichting heeft een halfgeleiderlichaam 1 met ten minste een halfgeleiderschakelelement, 35 in dit voorbeeld ten minste een diode D. Het halfgeleiderlichaam bestaat in dit voorbeeld uit een substraat van silicium van het p-geleidings-type, met een dotering van 10 atomen per cm en een dikte van 8701357 * PHN 12148 4 bijvoorbeeld 500 pm, waarin een zone 11 van het tegengestelde geleidingstype is aangebracht die met het substraat 1 de planaire pn-overgang 12 van de diode D vormt. Een oppervlak 10 van het substraat is bedekt met een passiveringslaag 5 bestaande uit een siliciumoxydelaag 4, 5 in dit voorbeeld met een dikte van 400 nm, een daarop gelegen fosforglaslaag 6 en een daarop gelegen electrisch isolerende afdeklaag 7 in dit geval bestaande uit siliciumoxyde met een aanmerkelijk kleinere dikte dan de siliciumoxydelaag 4, bijvoorbeeld een dikte van 75 nm. De fosforglaslaag 6 ongeveer 25 nm dik heeft een hoog fosforgehalte, in 10 dit voorbeeld van ongeveer 1021 at/cm3. Omdat, zoals eerder opgemerkt, een zo hoog gedoteerde fosforglaslaag problemen van technologische en electrische aard kan opleveren, is de afdeklaag 7 aangebracht.
Volgens de uitvinding bevat de inrichting een op een 15 electrisch isolerende laag 2 gelegen siliciumlaag 3. De isolerende laag 2 is in dit voorbeeld een siliciumoxydelaag die is verkregen door locale oxydatie van het halfgeleiderlichaam 1.
De fosforglaslaag C. is met dc afdeklaag 7 op althans een deel van de siliciumlaag 3 aangebracht. Verder is op de afdeklaag 7 een 20 metaallaag 9 aangebracht. De siliciumlaag 3 en de metaallaag 9 vormen de platen, en de fosforglaslaag 6 met de afdeklaag 7 vormen het diëlectricum van een condensator C, zie figuur 1. Doordat de siliciumlaag 3 van het onderliggende halfgeleiderlichaam 1 geïsoleerd is door de oxydelaag 2 kan de opsluiting van de hooggedoteerde 25 fosforglaslaag 6 ter plaatse van de condensator C zonder gevaar worden opgeheven, waarbij bovendien de bij de vervaardiging toe te passen verhittingsstappen nog een bijdrage kunnen leveren aan de geleidbaarheid van de siliciumlaag 3, door diffusie van fosforatomen vanuit de fosforglaslaag 6. De beschreven halfgeleiderinrichting kan volgens de 30 uitvinding met voordeel op de volgende wijze worden vervaardigd.
Een deel van een oppervlak 10 van een halfgeleiderlichaam 1 in dit voorbeeld van silicium van het p-geleidingstype, met . 15 3 een dotermg van 10 atomen per cm en een dikte van 500 pm, waarin bijvoorbeeld door diffusie een zone 11 van het n-geleidingstype is 35 gevormd, wordt voorzien van een electrisch isolerende laag 2 in dit geval bestaande uit siliciumoxyde van 0,6 pm dik welke verkregen is door selectieve oxydatie van het halfgeleiderlichaam 1. Op deze isolerende 8701357 i firn PHN 12148 5 laag 2 wordt een siliciumlaag 3 aangebracht in dit geval met een polykristallijne structuur door het neerslaan van silicium vanuit de gasfase met toepassing van gebruikelijke technieken. De dotering van de siliciumlaag 3 kan tijdens het aanbrengen van de laag geschieden maar 5 ook in een later stadium door middel van diffusie of ionenimplantatie.
Vervolgens wordt over het geheel een siliciumoxydelaag 4 neergeslagen in dit geval met een dikte van 0,4 ym door middel van een chemische depositie bij lage druk (LPCVD) van tetraethoxysilaan, welke laag 4 verdicht wordt met een temperatuurbehandeling in dit geval bij 950°C 10 gedurende 10 minuten.
Deze siliciumoxydelaag 4 wordt van een deel van het oppervlak van de siliciumlaag 3 verwijderd in dit geval door etsen, waarna een fosfordepositie wordt uitgevoerd, bijvoorbeeld door fosfine te ontleden bij 850°C gedurende 10 minuten. Hierdoor ontstaat een 15 fosforglaslaag 6 met een hoog fosforgehalte, van 10 at/cm .
Vervolgens wordt het geheel bedekt met een electrisch isolerende afdeklaag 7 in dit voorbeeld bestaande uit siliciumoxyde van ongeveer 75 nm dik met een aanmerkelijk kleinere dikte dan de siliciumoxydelaag 4.
20 Hierna volgt een temperatuurbehandeling in dit geval bij een temperatuur van 950°C ter verwijdering van ongewenste verontreinigingen.
Tenslotte wordt boven de siliciumlaag 3 een metaallaag 9 in dit geval van Al op de afdeklaag 7 aangebracht.
25 Contactgaten bijvoorbeeld voor het bereiken van de diode D en de condensator C kunnen nat chemisch geëtst worden in de passiveringslaag 5 zonder dat noemenswaardige onderetsing ter hoogte van de fosforglaslaag 6 optreedt.
Het zal duidelijk zijn dat de uitvinding niet beperkt is 30 tot het gegeven uitvoeringsvoorbeeld, maar dat voor de vakman binnen het kader van de uitvinding vele variaties mogelijk zijn. Zo kan bijvoorbeeld de laag 4 worden vervangen door een isolerende laag van een ander materiaal, bijvoorbeeld siliciumnitride. Ook kan het halfgeleider lichaam uit een ander halfgeleidermateriaal dan silicium, bijvoor-35 beeld uit galliumarsenide, bestaan. Verder kan ook de afdeklaag 7 uit een ander isolerend materiaal dan siliciumoxyde bestaan, en kunnen in het halfgeleiderlichaam in plaats van of tezamen met, de diode D een 8701357 ï PHN 12148 6 aantal andere halfgeleiderschakelelementen, die deel uitmaken van een geïntegreerde schakeling, aanwezig zijn.
8701357
Claims (8)
1. Halfgeleiderinrichting met een halfgeleiderlichaam bevattende ten minste een halfgeleiderschakelelement, waarbij een oppervlak van het halfgeleiderlichaam bedekt is met een passiverings-laag, bestaande uit een siliciumoxydelaag, een daarop gelegen 5 fosforgiaslaag en een daarop gelegen electrisch isolerende afdeklaag met een aanmerkelijk kleinere dikte dan de siliciumoxydelaag, met het kenmerk, dat de inrichting een op een electrisch isolerende laag gelegen siliciumlaag bevat, en dat de fosforgiaslaag met de afdeklaag op althans een deel van de siliciumlaag zijn aangebracht en op de afdeklaag een 10 metaallaag is aangebracht, waarbij de siliciumlaag en de metaallaag de platen en de fosforgiaslaag met de afdeklaag het diëlectricum van een condensator vormen.
2. Halfgeleiderinrichting volgens conclusie 1, met als kenmerk, dat het halfgeleiderlichaam uit silicium bestaat en dat de 15 genoemde electrisch isolerende laag een door locale oxydatie verkregen, althans ten dele in het silicium verzonken, siliciumoxydelaag is.
3. Halfgeleiderimichtiiiy volgens een der voorgaande conclusies, met als kenmerk, dat de siliciumoxydelaag een dikte van ten minste 250 nm en ten hoogste 750 nm en de afdeklaag een dikte van ten 20 minste 25 nm en ten hoogste 100 nm heeft.
4. Werkwijze ter vervaardiging van een halfgeleiderinrichting volgens een der voorgaande conclusies, met het kenmerk, dat een deel van een oppervlak van een halfgeleiderlichaam voorzien wordt van een electrisch isolerende laag, dat op deze isolerende laag een 25 siliciumlaag wordt aangebracht, dat vervolgens over het geheel een siliciumoxydelaag wordt neergeslagen, dat deze siliciumoxydelaag van een deel van het oppervlak van de siliciumlaag wordt verwijderd, waarna een fosfordepositie wordt uitgevoerd en vervolgens het geheel bedekt wordt met een electrisch isolerende afdeklaag met een kleinere dikte dan de 30 siliciumoxydelaag, waarna een temperatuurbehandeling wordt uitgevoerd ter verwijdering van ongewenste verontreinigingen, en vervolgens boven de siliciumlaag een metaallaag op de afdeklaag wordt aangebracht.
5. Werkwijze volgens conclusie 4, met het kenmerk, dat de genoemde siliciumoxydelaag gevormd wordt door middel van chemische 35 ontleding bij lage druk (LPCVD) van tetraethoxysilaan.
6. Werkwijze volgens conclusies 4 of 5, met het kenmerk, dat de genoemde siliciumoxydelaag verdicht wordt door verhitting bij 8701357 ί i ΡΗΝ 12148 8 ongeveer 950°C gedurende 10 minuten.
7. Werkwijze volgens een der conclusies 4 t/m 6, met het kenmerk, dat de fosforglaslaag gevormd wordt door fosfine te ontleden bij ongeveer 850°C gedurende 10 minuten. 5
8. Werkwijze ter vervaardiging van een halfgeleider- inrichting volgens een der conclusies 4 t/m 7, met het kenmerk, dat de genoemde temperatuurbehandeling wordt uitgevoerd bij een temperatuur van ongeveer 950°C gedurende 60 minuten. 8701357
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8701357A NL8701357A (nl) | 1987-06-11 | 1987-06-11 | Halfgeleiderinrichting bevattende een condensator en een begraven passiveringslaag. |
| US07/203,675 US4897707A (en) | 1987-06-11 | 1988-06-07 | Semiconductor device comprising a capacitor and a buried passivation layer |
| DE3851271T DE3851271T2 (de) | 1987-06-11 | 1988-06-07 | Halbleiteranordnung mit einem Kondensator und einer vergrabenen Passivierungsschicht. |
| EP88201167A EP0296658B1 (en) | 1987-06-11 | 1988-06-07 | Semiconductor device comprising a capacitor and a buried passivation layer |
| JP63139571A JPS63318148A (ja) | 1987-06-11 | 1988-06-08 | キャパシタと埋込不活性層を有する半導体デバイス及びその製造方法 |
| KR1019880007043A KR970004847B1 (ko) | 1987-06-11 | 1988-06-11 | 반도체장치 및 그 제조방법 |
| US07/435,091 US4997794A (en) | 1987-06-11 | 1989-11-13 | Method of making semiconductor device comprising a capacitor and a buried passivation layer |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8701357A NL8701357A (nl) | 1987-06-11 | 1987-06-11 | Halfgeleiderinrichting bevattende een condensator en een begraven passiveringslaag. |
| NL8701357 | 1987-06-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| NL8701357A true NL8701357A (nl) | 1989-01-02 |
Family
ID=19850126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL8701357A NL8701357A (nl) | 1987-06-11 | 1987-06-11 | Halfgeleiderinrichting bevattende een condensator en een begraven passiveringslaag. |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US4897707A (nl) |
| EP (1) | EP0296658B1 (nl) |
| JP (1) | JPS63318148A (nl) |
| KR (1) | KR970004847B1 (nl) |
| DE (1) | DE3851271T2 (nl) |
| NL (1) | NL8701357A (nl) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0185375B1 (ko) * | 1989-05-23 | 1999-03-20 | 엔. 라이스 머레트 | 분리 금속 플레이트 캐패시터 및 이의 제조 방법 |
| JP2630874B2 (ja) * | 1991-07-29 | 1997-07-16 | 三洋電機株式会社 | 半導体集積回路の製造方法 |
| US5674771A (en) * | 1992-04-20 | 1997-10-07 | Nippon Telegraph And Telephone Corporation | Capacitor and method of manufacturing the same |
| DE4343983C2 (de) | 1993-12-22 | 1996-09-05 | Siemens Ag | Integrierte Halbleiterschaltung mit Kondensatoren genau definierter Kapazität und Verfahren zur Herstellung einer solchen Schaltung |
| KR0136994B1 (ko) * | 1994-10-27 | 1998-04-24 | 김주용 | 반도체 소자의 캐패시터 구조 및 그 제조방법 |
| US5576240A (en) * | 1994-12-09 | 1996-11-19 | Lucent Technologies Inc. | Method for making a metal to metal capacitor |
| US5708559A (en) * | 1995-10-27 | 1998-01-13 | International Business Machines Corporation | Precision analog metal-metal capacitor |
| US5658821A (en) * | 1996-09-27 | 1997-08-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of improving uniformity of metal-to-poly capacitors composed by polysilicon oxide and avoiding device damage |
| SE520173C2 (sv) * | 1997-04-29 | 2003-06-03 | Ericsson Telefon Ab L M | Förfarande för tillverkning av en kondensator i en integrerad krets |
| DE102013218494B4 (de) | 2013-09-16 | 2021-06-02 | Infineon Technologies Ag | Halbleiterbauelement mit einer Passivierungsschicht und Herstellungsverfahren |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3615942A (en) * | 1969-06-05 | 1971-10-26 | Rca Corp | Method of making a phosphorus glass passivated transistor |
| JPS54149469A (en) * | 1978-05-16 | 1979-11-22 | Toshiba Corp | Semiconductor device |
| DE2967538D1 (en) * | 1978-06-14 | 1985-12-05 | Fujitsu Ltd | Process for producing a semiconductor device having an insulating layer of silicon dioxide covered by a film of silicon oxynitride |
| JPS5627935A (en) * | 1979-08-15 | 1981-03-18 | Toshiba Corp | Semiconductor device |
| JPS5685848A (en) * | 1979-12-15 | 1981-07-13 | Toshiba Corp | Manufacture of bipolar integrated circuit |
| US4399417A (en) * | 1980-06-06 | 1983-08-16 | Bell Telephone Laboratories, Incorporated | Integrated CRC filter circuit |
| US4577390A (en) * | 1983-02-23 | 1986-03-25 | Texas Instruments Incorporated | Fabrication of polysilicon to polysilicon capacitors with a composite dielectric layer |
| US4569122A (en) * | 1983-03-09 | 1986-02-11 | Advanced Micro Devices, Inc. | Method of forming a low resistance quasi-buried contact |
| JPS59228752A (ja) * | 1983-06-10 | 1984-12-22 | Nippon Denso Co Ltd | 半導体装置 |
| US4466177A (en) * | 1983-06-30 | 1984-08-21 | International Business Machines Corporation | Storage capacitor optimization for one device FET dynamic RAM cell |
| US4639274A (en) * | 1984-11-28 | 1987-01-27 | Fairchild Semiconductor Corporation | Method of making precision high-value MOS capacitors |
| US4571816A (en) * | 1984-12-11 | 1986-02-25 | Rca Corporation | Method of making a capacitor with standard self-aligned gate process |
-
1987
- 1987-06-11 NL NL8701357A patent/NL8701357A/nl not_active Application Discontinuation
-
1988
- 1988-06-07 DE DE3851271T patent/DE3851271T2/de not_active Expired - Fee Related
- 1988-06-07 US US07/203,675 patent/US4897707A/en not_active Expired - Lifetime
- 1988-06-07 EP EP88201167A patent/EP0296658B1/en not_active Expired - Lifetime
- 1988-06-08 JP JP63139571A patent/JPS63318148A/ja active Granted
- 1988-06-11 KR KR1019880007043A patent/KR970004847B1/ko not_active IP Right Cessation
-
1989
- 1989-11-13 US US07/435,091 patent/US4997794A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR890001177A (ko) | 1989-03-18 |
| US4897707A (en) | 1990-01-30 |
| US4997794A (en) | 1991-03-05 |
| EP0296658B1 (en) | 1994-08-31 |
| EP0296658A1 (en) | 1988-12-28 |
| DE3851271D1 (de) | 1994-10-06 |
| JPH0572107B2 (nl) | 1993-10-08 |
| DE3851271T2 (de) | 1995-04-06 |
| JPS63318148A (ja) | 1988-12-27 |
| KR970004847B1 (ko) | 1997-04-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4855801A (en) | Transistor varactor for dynamics semiconductor storage means | |
| US4455568A (en) | Insulation process for integrated circuits | |
| US4449287A (en) | Method of providing a narrow groove or slot in a substrate region, in particular a semiconductor substrate region | |
| JPH0465548B2 (nl) | ||
| US4234357A (en) | Process for manufacturing emitters by diffusion from polysilicon | |
| EP0874393A3 (en) | Methods of forming integrated circuit capacitors having improved electrode and dielectric layer characteristics and capacitors formed thereby | |
| US4391032A (en) | Method for manufacturing integrated dynamic RAM one-transistor storage cells | |
| JP3248608B2 (ja) | 導電トレンチを有する集積回路コンデンサ | |
| NL8701251A (nl) | Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan. | |
| NL8105920A (nl) | Halfgeleiderinrichting en werkwijze voor het vervaardigen van een dergelijke halfgeleiderinrichting. | |
| NL8701357A (nl) | Halfgeleiderinrichting bevattende een condensator en een begraven passiveringslaag. | |
| US4402128A (en) | Method of forming closely spaced lines or contacts in semiconductor devices | |
| US6239010B1 (en) | Method for manually manufacturing capacitor | |
| EP0058124A1 (en) | Polycrystalline silicon Schottky diode array and method of manufacturing | |
| US5604659A (en) | Microelectronic device with centered storage capacitor cavity sized less than feature size | |
| US4077112A (en) | Method of manufacturing charge transfer device | |
| US4628339A (en) | Polycrystalline silicon Schottky diode array | |
| US4360823A (en) | Semiconductor device having an improved multilayer wiring system | |
| RU1830156C (ru) | Способ изготовлени полупроводниковых приборов | |
| US20020086488A1 (en) | Method of manufacturing a semiconductor device comprising a bipolar transistor and a capacitor | |
| JP2001513945A (ja) | 半導体及び半導体に関する方法 | |
| KR19990015384A (ko) | 복합 반도체 장치의 커패시터 제조 방법 | |
| US4056825A (en) | FET device with reduced gate overlap capacitance of source/drain and method of manufacture | |
| NL8503408A (nl) | Hoogfrequenttransistor en werkwijze ter vervaardiging daarvan. | |
| JPS62232164A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A1B | A search report has been drawn up | ||
| BV | The patent application has lapsed |