KR0136994B1 - 반도체 소자의 캐패시터 구조 및 그 제조방법 - Google Patents

반도체 소자의 캐패시터 구조 및 그 제조방법

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KR0136994B1 KR1019940027625A KR19940027625A KR0136994B1 KR 0136994 B1 KR0136994 B1 KR 0136994B1 KR 1019940027625 A KR1019940027625 A KR 1019940027625A KR 19940027625 A KR19940027625 A KR 19940027625A KR 0136994 B1 KR0136994 B1 KR 0136994B1
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Abstract

본 발명은 반도체 소자의 캐패시터 구조 및 그 제조방법에 관한 것으로, 특히 가상 캐패시터를 두개 이상의 짝수개로 형성시켜 가상 캐패시터의 윗쪽 평편과 이에 이웃하는 다른 가상 캐패시터의 아래쪽 평판을 상호 연결하여 하나의 캐패시터 평판을 이루게 하고, 가상 캐패시터의 아래쪽 평판과 이에 이웃하는 다른 가상 캐패시터의 윗쪽 평판을 상호 연결하여 다른 하나의 캐패시터 평판을 이루게 하여 캐패시터를 제조함으로써, 아놀로그 프로세스(Analogue Process)의 캐패시터 구조에서 더블 폴리 캐패시터(Double Poly Capacitor)의 캐패시턴스(Capacitance)값이 대칭성을 갖도록 한 반도체 소자의 캐패시터 구조 및 그 제조방법에 관한 것이다.

Description

반도체 소자의 캐패시터 구조 및 그 제조방법
제1 및 제2도는 종래 제1 및 2실시예에 의한 반도체 소자의 캐패시터를 도시한 단면도.
제3도는 제1 및 2도의 레이아웃도.
제4A 내지 4D도는 본 발명의 실시예에 의한 반도체 소자의 캐패시터를 제조하는 단계를 도시한 소자의 단면도.
제5도는 본 발명의 레이아웃도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 실리콘 기판2 : 필드 산화막
20, 21, 22 : 제1 내지 3도전층23 : 유전물질
24, 25 : 제4 및 5도전층26, 27 : 감광막 패턴
28 : 층간 절연막29 : 콘택홀
30 : 금속배선A : 액티브 영역
B : 필드 영역C : 게이트 전극
D1, D2 : 가상 캐패시터의 아래쪽 평판
E1, E2 : 가상 캐패시터의 윗쪽 평판
F : 콘택부G : 금속배선
본 발명은 반도체 소자의 캐패시터 구조 및 그 제조방법에 관한 것으로, 특히 아날로그 프로세스(Analogue Process)의 캐패시터구조에서 더블 폴리 캐패시터(Double Ploy Capacitor)의 캐패시턴스(Capacitance)값이 대칭성을 갖도록 한 반도체 소자의 캐패시터 구조 및 그 제조방법에 관한 것이다.
종래 아날로그 프로세스를 캐패시터는 제1 실시예를 도시한 제2도와 제2 실시예를 도시한 제2도에 도시된다.
먼저, 종래 제1 실시예를 도시한 제1도를 참조하여 캐패시터 제조방법을 간단히 설명하면 다음과 같다.
실리콘 기판(1)에 액티브 영역(Active Region)과 필드 영역(Field Region)을 확정한 후 필드 영역에 필드 산화막(2)을 형성한다. 전체구조 상부에 캐패시터의 아래쪽 평판(Bottom Ploate)용으로 제1 폴리실리콘(3), 제1 텅스텐 실리사이드(4), 불순물이 고농도로 도핑된 제2 폴리실리콘(5)을 순차적으로 증착하고, 제2 폴리실리콘(5) 상부에 ONO(Oxide-Nitride-Oxide)구조의 유전물질(6)을 증착하고, 그 상부에 캐패시터의 윗쪽 평판(Top Plate)용으로 불순물이 고농도로 도핑된 제3 폴리실리콘(7), 제2 텅스텐 실리사이드(8)를 순차적으로 증착한다.
이후, 사진공정으로 필드 산화막(2)위의 소정부분에 불순물이 고농도로 도핑된 제3 폴리실리콘(7)과 제2 텅스텐 실리사이드(8)로 이루어진 캐패시터의 윗쪽 평판을 형성하고, 다시 사진공정을 실시하여 윗쪽 평판 하부에 제1 폴리실리콘(3), 제1 텅스텐 실리사이드(4) 및 불순물이 고농도로 도핑된 제2 폴리실리콘(5)으로 된 캐패시터의 아래쪽 평판을 형성함과 동시에 액티브 영역의 소정부분에 게이트 전극이 형성된다.
MOS트랜지스터를 형성시키기 위한 공정인 이온주입 공정과 스페이서를 형성시키는 공정을 진행하고, 전체구조 상에 TEOS/BPSG 등으로 층간 절연물(9)을 형성하고, 콘택 마스크를 사용하여 액티브 영역과 캐패시터의 윗쪽 평판과 아래쪽 평판에 각각 연통되는 다수의 콘택홀(10)을 형성하고, 콘택홀(10) 각각에 금속배선(11)을 형성하여 캐패시터가 제조된다.
그리고, 종래 제2 실시예를 도시한 제2도의 캐패시터는 그 제조방법이 상기한 제1 실시예와는 상이하지만, 구조면에서는 아래쪽 평판 측부에 형성된 절연 스페이서(12)와 필라멘트(13)가 형성된 것이 다르다.
제3도는 상기 제1 및 2실시예의 캐패시터를 도시한 레이아웃도로서, 액티브 영역(A)에 게이트 전극(C)이 위치되며, 필드 영역(B)에 캐패시터의 아래쪽 평판(D)과 이에 중첩되게 캐패시터의 윗쪽 평판(E)이 위치된다. 그리고 게이트 전극(C)의 주변과 아래쪽 평판(D) 및 윗쪽 평판(E) 각각에 콘택부(F)가 다수개 위치된다. 이 콘택부(F) 각각에 겹쳐지도록 금속배선(G)이 위치된다.
제1, 2 및 3도를 참조하여 상술한 바에 의하면, 제1 및 2실시예 모두 캐패시터의 윗쪽 평판(E)과 아래쪽 평판(D)의 면적이 서로 다르게 형성되어 캐패시턴스의 값이 비대칭성을 갖게 된다. 이로 인하여 신호의 입력 및 출력 신호가 부정확하게 나타날 수 있는 원인이 될 수 있다. 또한 제2 실시예와 같이 필라멘트가 형성되어 있을 경우 윗쪽 평판과 아래쪽 평판간의 단락(Short)이 발생되어 캐패시터의 결함(Fail)을 발생시키는 원인이 될 수 있다.
따라서, 본 발명은 가상 캐패시터를 두개 이상의 짝수개로 형성시켜 가상 캐패시터의 윗쪽 평판과 이에 이웃하는 다른 가상 캐패시터의 아래쪽 평판을 상호 연결하여 하나의 캐패시터 평판을 이루게 하고, 반대로 가상 캐패시터의 아래쪽 평판과 이에 이웃하는 다른 가상 캐패시터의 윗쪽 평판을 상호 연결하여 다른 하나의 캐패시터 평판을 이루게 하여 캐패시터의 캐패시턴스값이 대칭성을 갖도록 한 반도체 소자의 캐패시터 구조 및 그 제조방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 캐패시터는 가상 캐패시터를 두개 이상의 짝수개로 형성시켜 어느 하나의 가상 캐패시터의 윗쪽 평판과 이에 이웃하는 다른 가상 캐패시터의 아래쪽 평판을 상호 연결하여 형성된 하나의 캐패시터 평판과, 상기 하나의 가상 캐패시터의 아래쪽 평판과 이에 이웃하는 상기 다른 가상 캐패시터의 윗쪽 평판을 상호 연결하여 형성된 다른 하나의 캐패시터 평판으로 이루어지는 것을 특징으로 한다.
또한, 그 제조방법은 소정의 공정을 거친 실리콘 기판상에 가상 캐패시터의 아래쪽 평판용 도전층, 유전물질 및 가상 캐패시터의 윗쪽 평판용 도전층을 순차적으로 형성하는 단계와, 상기 단계로부터 윗쪽 평판용 마스크를 사용하나 사진공정 및 식각공정으로 가상 캐패시터의 윗쪽 평판을 다수개 형성하는 단계와, 상기 단계로부터 아래쪽 평판용 마스크를 사용한 사진공정 및 식각공정으로 가상 캐패시터의 아래쪽 평판을 상기 다수개의 윗쪽 평판 각각에 중첩되게 형성하여 윗쪽 평판, 유전물질 및 아래쪽 평판으로 된 다수개의 가상 캐패시터를 형성하는 단계와, 상기 단계로부터 층간절연막을 형성한 후 콘택공정 및 금속배선 형성공정으로 상기 다수의 가상 캐패시터 중 어느 하나의 가상 캐패시터의 아래쪽 평판과 다른 하나의 가상 캐패시터의 윗쪽 평판을 상호 연결하여 캐패시터의 하나의 평판을 이루게 하고 또한 어느 하나의 가상 캐패시터의 윗쪽 평판과 다른 하나의 가상 캐패시터의 아래쪽 평판을 상호 연결하여 캐패시터의 다른 하나의 평판을 이루게 하는 것을 특징으로 한다.
이하, 본 발명의 실시예에 의한 반도체 소자의 캐패시터를 제조하는 단계를 도시한 제4A 내지 4D도와 본 발명의 레이아웃도를 도시한 제5도를 참조하여 본 발명을 상세히 설명하기로 한다.
제4A도는 실리콘 기판(1)에 액티브 영역(A)과 필드 영역(B)을 확정한 후 필드 영역(B)에 필드 산화막(2)을 형성하고, 전체구조 상부에 가상 캐패시터의 아래쪽 평판(D1 및 D2)용 도전층으로 1층 또는 그 이상의 층 예를 들어, 제1, 2 및 3 도전층(20, 21 및 22)을 순차적으로 형성하고, 제3 도전층(22) 상부에 유전물질(23)을 증착하고, 그 상부에 가상 캐패시터의 윗쪽 평판(E1 및 E2)용 도전층으로 1층 또는 그 이상의 층 예를 들어, 제4 및 5 도전층(24 및 25)을 순차적으로 형성한 상태를 도시한 것이다.
상기 아래쪽 평판(D1 및 D2)용 도전층이 도면에 도시된 바와 같이 3층 구조인 경우 제1 도전층(20)은 폴리실리콘을, 제2 도전층(21)은 텅스텐 실리사이드를, 제3 도전층(22)은 불순물이 고농도로 도핑된 폴리실리콘을 증착할 수 있다. 그리고 2층 구조 또는 1층 구조로 형성하여 가상 캐패시터의 아래쪽 평판(D1 및 D2)을 이룰 수도 있다.
상기 윗쪽 평판(E1 및 E2)용 도전층이 도면에 도시된 바와 같이 2층 구조인 경우 제4 도전층(24)은 불순물이 고농도로 도핑된 폴리실리콘을, 제5 도전층(25)은 텅스텐 실리사이드를 증착할 수 있다. 그리고 1층 구조로 형성할 경우 불순물이 고농도로 도핑된 폴리실리콘 또는 유전율에 영향을 감소시킬 수 있는 다른 물질로 가상 캐패시터의 윗쪽 평판(E1 및 E2)을 이룰 수도 있다.
상기 아래쪽 평판(D1 및 D2)용 도전층과 윗쪽 평판(E1 및 E2)용 도전층은 서로 다른 여러가지 물질을 사용하여 형성할 수 있다.
상기 유전물질(23)은 통상 ONO막을 사용하나 산화막만 또는 유전율이 큰 물질을 사용할 수 있다.
제4B도는 가상 캐패시터의 윗쪽 평판을 형성하기 위하여, 대칭되는 패턴을 갖는 윗쪽 평판용 마스크(도시안됨)를 사용한 사진공정으로 대칭되는 두개의 감광막 패턴(26)을 필드 산화막(2)상의 소정부분에 형성하여 이를 식각 마스크로 한 식각공정으로 노출부위의 제5 도전층(25), 제4 도전층(24), 유전물질(23) 및 제3 도전층(22)을 식각한 상태를 도시한 것이다.
여기서 중요한 것은 윗쪽 평판용 마스크를 사용한 사진 및 식각공정으로 제4 및 5도전층(24 및 25)으로된 가상 캐패시터의 윗쪽 평판(E1 및 E2)이 대칭되도록 두개 형성된다는 점이다.
제4C도는 상기 감광막 패턴(26)을 제거하고, 가상 캐패시터의 아래쪽 평판 및 게이트 전극을 형성하기 위하여, 대칭되는 패턴을 아래쪽 평판용 마스크(도시안됨)를 사용한 사진공정으로 대칭되는 두개의 감광막 패턴(27)을 제4 및 5도전층(24 및 25)으로된 윗쪽 평판(E1 및 E2)각각의 상부에 형성하고, 동시에 액티브 영역(A)의 소정부분에도 형성하여 이를 식각 마스크로한 식각공정으로 노출부위의 제2 도전층(21) 및 제1 도전층(20)을 식각하여 상기 제3 도전층(22)을 포함하여 두 개의 가상 캐패시터의 아래쪽 평판(D1 및 D2)과 게이트 전극(C)을 형성한 상태를 도시한 것이다.
여기서 중요한 것은 아래쪽 평판용 마스크를 사용한 사진 및 식각공정으로 대칭되는 두개의 아래쪽 평판(D1 및 D2)이 윗쪽 평판(E1 및 E2)과 중첩되도록 형성되어 대칭되는(동일한 형상을 갖는)두개의 가상 캐패시터(D1과 E1이 하나의 가상 캐패시터를 이루고, D2와 E2가 다른 하나의 가상 캐패시터를 이룸)가 형성된다는 점이다.
본 발명의 실시예에서는 두개의 가상 캐패시터를 형성하는 공정을 설명하였지만, 두개 이상의 짝수개로 형성할 수도 있다.
제4D도는 상기 감광막 패턴(27)을 제거한 후 MOS트랜지스터를 형성시키기 위한 공정인 이온주입 공정과 스페이서를 형성시키는 공정을 진행하고, 전체구조 상에 TEOS/BPSG 등으로 층간 절연막(28)을 형성하고, 콘택마스크를 사용한 사진공정 및 식각공정으로 액티브 영역(A)과 가상 캐패시트의 왼쪽 평판(E1 및 E2)과 아래쪽 평판(D1 및 D2)에 각각 연통되는 다수의 콘택홀(29)을 형성하고, 콘택홀(29) 각각에 금속배선(30)을 형성하여 본 발명의 캐패시터가 제조된다.
상기에서, 대칭되게 형성된 두개의 가상 캐패시터는 그 아래쪽 평판 D1과 D2가 대칭으로 형성되기 때문에 그 면적이 동일하며, 그 윗쪽 평판 E1과 E2 역시 대칭으로 형성되기 때문에 그 면적이 동일하다. 아래쪽 평판 D1과 윗쪽 평판 E1이 하나의 가상 캐패시터를 이루고, 아래쪽 평판 D2와 윗쪽 평판 E2가 다른 하나의 가상 캐패시터를 이루는 상태에서 금속배선 형성공정시 어느 하나의 가상 캐패시터의 아래쪽 평판(D1)과 다른 하나의 가상 캐패시터의 윗쪽 평판(E2)을 상호 연결하여 본 발명에 의한 캐패시터의 하나의 평판을 이루게 하고, 또한 어느 하나의 가상 캐패시터의 윗쪽 평판(E1)과 다른 하나의 가상 캐패시터의 아래쪽 평판(D2)을 상호 연결하여 본 발명에 의한 캐패시터의 다른 하나의 평판을 이루게 하여 본 발명의 캐패시터가 완성된다.
따라서, 어느 하나의 가상 캐패시터의 아래쪽 평판(D1)과 다른 하나의 가상 캐패시터의 윗쪽 평판(E2)을 상호 연결하여 된 본 발명의 캐피시터의 하나의 평판과, 어느 하나의 가상 캐패시터의 윗쪽 평판(E1)과 다른 하나의 가상 캐패시터의 아래쪽 평판(D2)을 상호 연결하여 된 본 발명의 캐패시터의 다른 하나의 평판은 그 면적이 동일하게 된다.
제5도에서 지시된 부호에서 미설명된 부호(F)는 콘택부이고, 부호(G)는 금속배선이다.
본 발명에 의하면, 가상의 캐패시터를 두개 이상의 짝수개로 형성시켜 가상 캐패시터의 윗쪽 평판과 이에 이웃하는 다른 가상 캐패시터의 아래쪽 평판을 상호 연결하여 하나의 캐패시터 평판을 이루게 하고, 반대로 가상 캐패시터의 아래쪽 평판과 이에 이웃하는 가상 캐패시터의 윗쪽 평판을 상호 연결하여 다른 하나의 캐패시터 평판을 이루게 하여 캐패시턴스값이 대칭성을 갖는 본 발명의 캐패시터를 제조함으로써, 캐패시터의 전하량에 대한 비대칭성을 감소시키고 아날로그 입력신호에 대해 좀더 정확한 아날로그 출력신호를 보낼 수가 있으며, 공정 진행상 발생하는 오차로 인한 캐패시턴스값의 변화를 최소화 할 수 있으며, 또한 캐패시터를 구성하는 윗쪽 평판과 아래쪽 평판의 물질을 다양하게 이용하여도 대칭성 있는 캐패시터를 형성시킬 수 있어 캐패시터의 캐패시턴스값이 안정화 및 캐패시터형성에 대한 공정진행으로 인한 액티브 영역에 형성된 MOS트랜지스터에 영향을 감소시킬 수 있으며, 그리고 유전물질 상부에 형성되는 윗쪽 평판형성용 물질의 선택을 다양화할 수 있어 유전율값을 안정화 시킬 수 있다.

Claims (15)

  1. 반도체 소자의 캐패시터 구조에 있어서, 가상 캐패시터를 두개 이상의 짝수개로 형성시켜 어느 하나의 가상 캐패시터의 윗쪽 평판과 이에 이웃하는 다른 가상 캐패시터의 아래쪽 평판을 상호 연결하여 형성된 하나의 캐패시터 평판과, 상기 어느 하나의 가상 캐패시터의 아래쪽 평판과 이에 이웃하는 상기 다른 가상 캐패시터의 위쪽 평판을 상호 연결하여 형성된 다른 하나의 캐패시터 평판으로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 구조.
  2. 제1항에 있어서, 상기 두개 이상의 가상 캐패시터 각각은 상호 대칭되게 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 구조.
  3. 제1항에 있어서, 상기 하나의 캐패시터 평판과 상기 다른 하나의 캐패시터 평판은 그 면적이 동일한 것을 특징으로 하는 반도체 소자의 캐패시터 구조.
  4. 제1항에 있어서, 상기 가상 캐패시터의 아래쪽 평판과 윗쪽 평판은 각각 1층 이상의 도전층으로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 구조.
  5. 제1 또는 4항에 있어서, 상기 가상 캐패시터의 아래쪽 평판은 폴리실리콘, 텅스텐 실리사이드, 불순물이 고농도로 도핑된 폴리실리콘이 적층으로 구성된 것을 특징으로 하는 반도체 소자의 캐패시터 구조.
  6. 제1 또는 4항에 있어서, 상기 가상 캐패시터의 윗쪽 평판은 불순물이 고농도로 도핑된 폴리실리콘, 텅스텐 실리사이드가 적층으로 구성되거나, 불순물이 고농도로 도핑된 폴리실리콘 또는 유전율에 영향을 미치지 않는 물질로 구성된 것을 특징으로 하는 반도체 소자의 캐패시터 구조.
  7. 반도체 소자의 캐패시터 제조방법에 있어서, 소정의 공정을 거친 실리콘 기판상에 가상 캐패시터의 아래쪽 평판용 도전층, 유전물질 및 가상 캐패시터의 가상 캐패시터의 윗쪽, 평판용 도전층을 순차적으로 형성하는 단계와, 상기 단계로부터 윗쪽 평판용 마스크를 사용한 사진공정 및 식각 공정으로 가상 캐패시터의 윗쪽 평판을 다수개 형성하는 단계와, 상기 단계로부터 아래쪽 평판용 마스크를 사용한 사진공정 및 식각공정으로 가상 캐패시터의 아래쪽 평판을 상기 다수개의 윗쪽 평판 각각에 중첩되게 형성하여 윗쪽 평판, 유전물질 및 아래쪽 평판으로 된 다수개의 가상 캐패시터를 형성하는 단계와, 상기 단계로부터 층간 절연막을 형성하나 후 콘택공정 및 금속배선 형성공정으로 상기 다수의 가상 캐패시터중 어느 하나의 가상 캐패시터의 아래쪽 평판과 다른 하나의 가상 캐패시터의 윗쪽 평판을 상호 연결하여 캐패시터의 하나의 평판을 이루게 하고, 또한 어느 하나의 가상 캐패시터의 윗쪽 평판과 다른 하나의 가상 캐패시터의 아래쪽 평판을 상호 연결하여 캐패시터의 다른 하나의 평판을 이루게 하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  8. 제7항에 있어서, 상기 다수개의 가상 캐패시터는 두개 이상의 짝수개로 형성하며, 그 각각의 형상은 동일한 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  9. 제7항에 있어서, 상기 가상 캐패시터의 아래쪽 평판용 도전층과 윗쪽 평판용 도전층은 각각 1층 이상의 도전층으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  10. 제7 또는 9항에 있어서, 상기 가상 캐패시터의 아래쪽 평판용 도전층은 폴리실리콘, 텅스텐 실리사이드, 불순물이 고농도로 도핑된 폴리실리콘을 순차적으로 증착하여 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  11. 제7 또는 9항에 있어서, 상기 가상 캐패시터의 윗쪽 평판용 도전층은 불순물이 고농도로 도핑된 폴리실리콘, 텅스텐 실리사이드를 순차적으로 증착하여 형성되거나, 불순물이 고농도로 도핑된 폴리실리콘 또는 유전율에 영향을 미치지 않는 물질을 증착하여 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  12. 제7항에 있어서, 상기 유전물질은 ONO막, 산화막, 유전율이 큰 물질중 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  13. 제7항에 있어서, 상기 가상 캐패시터의 아래쪽 평판용 도전층으로 폴리실리콘, 텅스텐 실리사이드, 불순물이 고농도로 도핑된 폴리실리콘이 순차적으로 증착되고, 상기 불순물이 고농도로 도핑된 폴리실리콘 상부에 유전물질이 형성되고, 상기 유전물질 상부에 상기 가상 캐패시터의 윗쪽 평판용 도전층으로 불순물이 고농도로 도핑된 폴리실리콘, 텅스텐 실리사이드가 순차적으로 증착될 경우, 상기 윗쪽 평판용 마스크를 사용한 사진공정 및 식각공정시 상기 아래쪽 평판용 도전층의 불순물이 고농도로 도핑된 폴리실리콘까지 식각하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  14. 제7항에 있어서, 상기 아래쪽 평판용 마스크를 사용한 사진공정 및 식각공정시 MOS트랜지스터의 게이트 전극이 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  15. 제7항에 있어서, 상기 어느 하나의 가상 캐패시터의 아래쪽 평판과 다른 하나의 가상 캐패시터의 위쪽 평판을 상호 연결하여 된 하나의 평판, 어느 하나의 가상 캐패시터의 윗쪽 평판과 다른 하나의 가상 캐패시터의 아래쪽 평판을 상호 연결하여 된 다른 하나의 평판, 그리고 유전물질로 이루어진 캐패시터는 필드 영역에 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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