KR100338845B1 - 스텝둘레에배선우회로를구비한반도체장치 - Google Patents

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Abstract

본 발명의 반도체 장치는 적층 커패시터 어레이의 단차에 기한 베이스 단차 영역을 갖고 적층 커패시터 위에 형성된 배선층을 구비한다. 베이스 단차 영역의 최단부에 배치된 배선층은 단차 영역을 우회하도록 형성되고 다른 배선층은 베이스 단차부 상에 배치된다.

Description

스텝 둘레에 배선 우회로를 구비한 반도체 장치 {SEMICONDUCTOR DEVICE HAVING WIRING DETOUR AROUND STEP}
본 발명은 반도체 장치에 관한 것이며, 특히 배선층 아래층에 큰 베이스 단차 (base step) 를 갖는 반도체 장치의 배선층 형성에 관한 것이다.
반도체 장치를 구성하는 반도체 소자는 반도체 장치의 집적화 (integration) 를 증가시키기 위해서 소형화되고 조밀화 된다. 다층의 배선층을 형성하는 것은 반도체 장치의 고집적화를 위해 중요한 기술이다. 특히, 다층 배선의 형성은 양호한 반도체 장치의 산출량에 영향을 미치는 중요한 인자가 되고 있다. 이러한 영향은 배선층이 그 위에 형성된 층간 절연막의 비평탄도(unevenness)에 기인하여 발생한다. 층간 절연막의 비평탄도가 커져서, 이는 포토리소그래피 (photolithography) 공정이나 드라이 에칭 (dry etching) 공정에서 배선층의 형성을 제어하는 것을 매우 어렵게 하고 있다. 층간 절연막의 이러한 비평탄도는 층간 절연막 아래층의 큰 베이스 단차에 기인한다.
배선층 아래의 베이스 단차는, DRAM 메모리 셀이 전형적으로 적층 커패시터 구조를 갖기 때문에 최근의 DRAM에서 매우 주목되어 졌고, 메모리 셀 저장 커패시터 저장 전극과 플레이트 전극 (plate electrode) 의 높이는 DRAM 의 체적 증가에 따라 증가한다.
적층 커패시터를 구비하는 메모리 셀에 배선층이 배치되는 실시예를 도시하는 도 5 와 6 을 참조하여, 상기한 DRAM 의 종래예 (이하 제 1 종래예라 칭한다) 를 설명한다. 도 5 는 메모리 셀 어레이 영역의 모퉁이부 (corner part) 를 도시하는 평면도이다. 도 6 은 도 5 의 Ⅱ-Ⅱ′로 선이 그어진 메모리 셀 영역의 단면도이다.
도 5 에 도시된 바와 같이, 메모리 셀 정보 저장 전극 패턴 (101a, 101b, 101c, 101d, 101e 및 101f) 은 매트릭스 (matrix) 형상으로 형성된다. DRAM 메모리 셀 어레이의 모퉁이 영역에도 이들 메모리 셀 커패시터 저장 전극 패턴이 형성된다. 그리고 나서, 셀 플레이트 (102) 가 후술하는 커패시티 (capacity) 절연막 (110) 상에 형성된다. 또한, 배선층 (103a, 103b, 103c, 103d, 103e, 103f등) 은 층간 절연막 (111) 상의 메모리 장치의 메모리 셀 어레이부와 주변 영역 위에 형성된다. 하기하는 바와 같이, 단차부는 메모리 셀 어레이부를 둘러싸는 둘레 영역과 메모리 셀 어레이부 사이에 형성된다.
도 6 에 도시한 바와 같이, 필드 산화막 (105) 은 P-형 도전형 실리콘 기판 (104) 의 표면에 선택적으로 형성된다. 그리고 나서 N-형 도전형 확산층 (106) 이 실리콘 기판 (104) 의 표면 상에 형성된다. 제 1 층간 절연막 (107) 은 실리콘 기판의 전체 표면을 덮는다. 다음에, 확산층 (106) 에 도달하는 콘택트 홀 (108) 이 소정 영역에 형성된다.
저부 전극으로서, 메모리 셀 커패시터 정보 저장 전극 (109) 이 콘택트 홀 (108) 을 통하여 확산층 (106) 에 접속된다. 메모리 셀 커패시터 정보 저장 전극 (109) 의 표면과 층간 절연막 (107) 의 표면상에, 커패시터 절연막 (110) 이 형성된다. 또한, 메모리 셀 커패시터의 상부 전극으로서, 셀 플레이트 (102) 가 커패시터 절연막 (110) 상에 형성된다. 제 2 절연막 (111) 은 셀 플레이트 (102) 의 전체 표면을 덮는다. DRAM 의 커패시티의 증가와 함께, 메모리 셀 커패시터 정보 저장 전극 (101a, 101b, 101c, 101e, 101f, 등) 의 평면 크기가 감소되어, 규정된 저장 캐패시턴스 (capacitance) 값을 보장하기 위해서는 전극 (109) 의 높이가 증가되어질 필요가 있다. 도 6 에 도시한 바와 같이, 큰 베이스 단차가, 메모리 셀 장치의 메모리 셀 어레이 영역을 둘러싸는 둘레 영역에 접해있는 메모리 셀 어레이 영역의 외부에 형성된다.
그리고 나서 제 2 층간 절연막 (111) 이 열처리 등에 의해서 평탄화된다.또한, 제 2 층간 절연막 (111) 상에 증착된 금속막은, 포토리쏘그래피 공정을 사용하여 형성되는 레지스트 마스크 (112) 를 패턴으로 사용하여 드라이 에칭되어 배선층 (103) 을 형성한다.
그러나, 도 7 에 도시된 바와 같이, 베이스 단차가 커지면, 금속 잔여물 (113) 이 배선층들 사이, 또는 배선들의 공간에 존재한다. 즉, 이러한 금속 잔여물 (113) 은 제 2 층간 절연막 (111) 의 표면상의 베이스 단차부의 렉 (leg) 에 있는 굴곡부에 형성되어 단락 (short circuit) 을 야기한다. 도 6 에서, 제 2 층간 절연막 (111) 은 가파르며 a 로 표시된 단차부에서의 배선층 (103) 의 막 두께는, 예컨데 b 로 표시된 평평부에서의 막 두께의 두 배 이상이 된다. 동일한 방식으로, 도 6 에 도시된 바와 같이, c 로 표시된 레지스트 마스크 (112) 의 단차부에서의 막 두께는 d 로 표시된 레지스트 마스크의 평평부에서의 두께보다 크다.
한편, 금속막 (103) 의 드라이 에칭 공정에 의해 a 부위의 큰 막두께 영역을 완전하게 에칭하여 제거하기 위해서 에칭 시간이 길어지면, 평평부 (b) 에서의 배선층 (103) 에의 에칭시간이 필요시간보다 더 길어지게 되어 평평한 영역에서의 배선층이 예컨데, 사이드 (side) 에칭과 같이 과-에칭되는 결과가 되어서 층 (111) 은 바람직하지 못하게 에칭된다. 또한, 포토리쏘그래피 공정중의 레지스트 마스크 (112) 의 형성후에, 영역 c 를 완전히 제거하기 위해서는 막의 큰 두께 때문에 긴 노광 시간이 요구된다. 그러나, 작은 막 두께를 갖는 평평부 d 에서의 노광 시간은 너무 길어서 평평한 영역에서 레지스트 마스크의 패턴의 폭은 작아지게 된다.
제 1 종래의 실시예에서 설명된 바와 같은 그러한 문제를 해결하기 위한 방법이 이하 설명된다. 이러한 기술은 도 8 과 9 를 참조하여 제 2 종래예로서 설명된다. 도 8 은 메모리 셀 어레이의 모퉁이부와, 메모리 셀 어레이 영역에 인접하여 위치된 둘레 영역을 도시하는 평면도이다. 도 9 는 도 8 의 선 Ⅲ-Ⅲ′에서 취해진 적층 커패시터부의 단면부를 도시하는 단면도이다. 여기서, 제 1 종래예에서 설명된 동일한 부분은 동일한 참조 부호로 표시된다.
도 8 에 도시된 바와 같이, 제 1 종래예와 같은 동일한 방식으로, 메모리 셀 저장 커패시터 정보 저장 전극 패턴 (101a, 101b, 101c, 101d, 101e, 101f 등) 은 매트릭스 형상으로 형성된다. 그리고 나서, 커패시터 절연막 (110) 상에 셀 플레이트 (114) (저장 커패시터 제 2 전극) 이 형성된다. 또한, 배선층 (103a, 103b, 103c, 103d, 103e, 103f) 은 메모리 셀 영역의 주변 영역 상에 배선이 되도록 이러한 메모리 셀부 상에 배치된다. 돌출부 (114a 및 114b) 는 셀 플레이트 (114) 상에 일정 주기로 형성된다. 일정 주기로 형성된 이러한 돌출부는 후술하는 이점을 제공한다.
제 1 종래예와 동일한 방식으로, 필드 산화막 (105) 은 도 9 에 도시된 실리콘 기판의 표면 상에 형성된다. 그리고 나서, 확산층 (106) 은 실리콘 기판 (104) 의 표면상에 형성되고, 실리콘 기판의 전체 표면은 제 1 층간 절연막 (107) 으로 덮여진다. 또한, 확산층 (106) 의 일정 영역에 도달하는 콘택트 홀 (108) 이 제공된다.
또한, 상기한 콘택트 홀 (108) 을 통하여 확산층 (106) 에 접속된 메모리 셀저장 커패시터 정보 저장 전극 (109) 이 제공된다. 그리고 나서, 정보 저장 전극 (109) 의 표면과 제 1 층간 절연막 (107) 의 표면상에, 커패시터 절연막 (110) 이 형성된다. 또한, 셀 플레이트 (114) 는 커패시터 절연막 (110) 상에 형성되고, 셀 플레이트 (114) 의 전체 표면은 제 2 층간 절연막 (111) 으로 덮여진다. 그리고 나서 제 2 층간 절연막 (111) 은 열처리로 평탄화된다. 또한, 금속막은 평탄화된 제 2 층간 절연막 (111) 상에 증착되고 레지스트 마스크를 사용하여 패턴으로 드라이 에칭되어 배선층 (103) 이 형성된다.
셀 플레이트 (114) 의 돌출부 (114a) 는, 단차부에서의 제 2 층간 절연막 (111) 의 표면 경사를 평탄화시킨다. 그리고 나서, 배선층 (103) 이 형성될 때, 제 1 종래예에서 설명한 배선층들 사이에서의 금속 잔여물의 생성은, 이러한 경우에, 배선층들 (103c 와 103d) 사이에서는 거의 방지된다. 또한, 셀 플레이트의 돌출부 (114a 와 114b) 는, 이러한 돌출부들 (114a 와 114b) 사이에 삽입된 영역상의 제 2 층간 절연막 (111) 의 표면 경사를 평탄화시킨다. 따라서, 도 8 에 도시한 배선층 (103e 및 103f) 은 배선층 (103e 와 103f) 사이에 금속 잔여물의 형성 없이 배치될 수 있다.
그러나, 이러한 종래 기술은 다음의 문제점을 갖는다. 제 1 종래예를 참조하여 기재된 문제가, 제 2 종래예의 메모리 셀부의 모퉁이부에서 여전히 발생한다. 즉, 도 8 과 도 9 에 도시된 바와 같이, 메모리 셀 어레이의 최단부 (네 개의 모퉁이), 즉, 메모리 셀 어레이의 모퉁이 영역에 배치된 배선층 (103a) 에서 제 2 층간 절연막 (111) 일부 표면의 단차와 경사 각도가 여전히 크다. 따라서, 메모리 셀 어레이의 최단부상에 배치된 배선층 (103a) 을 정교하게 형성하는 것이 어렵다. 예컨데, 배선 (103a) 과 배선 (103b) 사이에 단락이 만들어진다. 이러한 문제는 메모리 셀 어레이의 메모리 셀과 반도체 장치의 설계 크기 의 평면 영역의 축소가 증가할수록 뚜렷해진다.
본 발명의 목적은, 큰 베이스 단차를 갖는 메모리 셀 어레이의 최단부의 모퉁이 근처에 배치되는 배선층의 안정적이고 정교한 형성을 가능하게 하는 것이다.
도 1 은 본 발명의 실시예의 메모리 셀 어레이 (cell array) 의 모퉁이부의 평면도이다.
도 2 는 본 발명의 실시예의 도 1 의 선 Ⅰ-Ⅰ′에서 취해진 메모리 셀 어레이의 모퉁이부의 단면도이다.
도 3 은 본 발명의 실시예의 효과를 설명하기 위해 베이스 스텝과 배선층 사이의 간격 관계를 도시하는 그래프이다.
도 4 는 본 발명의 이점을 설명하기 위해 포토리쏘그래피 공정에서 노광 공정 조건의 범위를 도시하는 도면이다.
도 5 는 제 1 종래예의 메모리 셀 어레이의 모퉁이부를 도시하는 평면도이다.
도 6 은 제 1 종래예의 도 5 의 선 Ⅱ-Ⅱ′에서 취해진 메모리 셀부의 단면도이다.
도 7 은 제 1 종래예의 문제점을 설명하기 위한 메모리 셀 어레이의 모퉁이부의 단면도이다.
도 8 은 제 2 종래예의 메모리 셀 어레이의 모퉁이부의 평면도이다.
도 9 는 제 2 종래예의 도 8 의 선 Ⅲ-Ⅲ′에서 취해진 메모리 셀부의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1a, 1b, 1c, 1d, 1e, 1f, 101a, 101b, 101c, 101d, 101e, 101f : 메모리 셀
커패시터 저장전극 패턴(memory cell capacitor storage electrode pattern)
2, 202 : 셀 플레이트 9, 109 : 메모리 셀 커패시터 정보 저장 전극
2a : 돌출부 11, 111 : 제 2 층간 절연막
3a, 3b, 3c, 3d, 3e, 3f, 103a, 103b, 103c, 103d, 103e, 103f : 배선층
4, 104 : 실리콘 기판 5, 105 : 필드 산화막
6, 106 : 확산층 7, 107 : 제 1 층간 절연막
8, 108 : 콘택트 홀 112 : 레지스트 마스크 (resist mask)
113 : 금속 잔여물
본 발명의 반도체 장치는, 반도체 기판, 반도체 기판 위에 형성된 절연막, 절연막의 상부 표면과 저부 표면 위에 형성된 제 1 배선층, 및 절연막의 저부 표면 위에만 형성된 제 2 배선층을 포함하는 반도체 장치로서, 상기 절연막은 상부 표면 위에 형성된 제 1 부위와 상기 제 1 부위의 적어도 일부분을 둘러싸는 저부 표면 위에 형성된 제 2 부위로 이루어지고, 상기 저부 표면은 상부 표면보다 더 낮게 되며, 상기 제 2 배선층은 상기 상부표면 둘레를 우회하는 것을 특징으로 한다.
본 발명의 실시예를 도 1 과 도 2 를 기초로 하여 설명한다. 도 1 은 각각 적층 커패시터를 갖는 메모리 셀 위에 배치된 배선층을 구비하는 메모리 장치를 도시한다. 도 2 는 도 1 의 선 Ⅰ-Ⅰ′에서 취해진 메모리 장치의 단면도이다.
도 2 에 도시된 바와 같이, 배선층 (3a) 은, 메모리 셀 커패시터 정보 저장 전극 (9) 에 의해서 형성된 베이스 단차부 둘레를 배선층 (3a) 이 우회하는 방식으로 배치된다. 전극 (9) 과 배선층 (3a) 사이의 간격 (이하 분리 간격이라 칭한다) 은 Y 로 설정된다. 또한, 전극의 높이는 H (이하 단차 H 라 칭한다) 로 설정된다. 정보 저장 전극 패턴 (1a, 1b, 1c, 1d, 1e, 1f 등) 의 평면의 크기는 DRAM 의 커패시티 (메모리 셀의 수) 가 증가함에 따라 감소하며, 메모리 셀 저장 커패시터에 필요한 소정의 캐패시턴스 값을 보장하기 위해서 단차 H 의 증가가 요구된다.
배선층 (3a) 의 형성 이전에, 제 2 층간 절연막 (11) 이 열처리에 의해서 미리 평탄화된다. 그리고 나서, 제 2 층간 절연막 (11) 상에 증착된 금속층은 포토리쏘그래피 공정에서 형성된 패턴화된 레지스트 마스크를 사용하여 드라이 에칭된다.
이러한 방식에서, 최단부 상의 배선층 (3a) 은, 메모리 셀 어레이의 모퉁이에서 베이스 단차부를 우회하도록 층간 절연막 (11) 의 저부 표면 상에 형성된다. 배선층 (3a) 의 우회 간격은 단차의 크기에 매우 의존한다. 이는 도 3 을 참조하여 설명한다. 분리 간격 (Y) 과 단차 (H) 사이의 관계는 실험 결과에 기초한다. 배선층은, 예들 들어 0.5 ㎛ 의 두께를 갖는 예컨데, 텅스텐으로 형성되며 인접한 배선층들 사이의 간격과 각각 배선층들의 선폭 (line width) 은 모두 예컨데, 0.4 ㎛ 이다.
도 3 에 도시된 분리 간격 (Y) 과 단차 (H) 사이의 관계는, 대략적으로 Y=3/2H 이다. 도 3 으로부터 명백해지는 바와 같이, 분리 간격 (Y) 이 베이스 단차부 두께의 1.5 배 보다 크면, 배선층은 양호한 제품이 일관적으로 제조될 수 있다. 분리 간격 (Y) 이 1.5 배보다 작으면 배선층은 불량한 제품이 더 많이 제조될 수 있게 된다. 양호한 제품은 배선층들, 특히 배선층 3a 와 3b 사이에 어떠한 단락도 가지지 않으며, 배선층의 선폭에서의 불균일성은 설계된 폭의 +/- 10 % 이하이다. 그러나 분리 간격 (Y) 과 베이스 단차 (H) 사이의 간격은 배선층의 폭 또는 인접한 와이어들 사이의 간격이 0.5 ㎛ 로 되어지는 것에 의존하지 않는다.
따라서, 본 발명에서 배선층의 선폭의 불균일성을 감소시키는 것은, 메모리 셀부를 우회하는 배선층 (3a) 의 레지스트 마스크의 패턴 형상을 제어하는데 매우 중요하게 되었다. 이는 반사광이, 포토리쏘그래피 노광 공정에서 베이스 단차부의 에지에 형성된 경사면 상에서 발생되며, 덴트 (dent) 즉 레지스트의 패턴에서의 결함이 생성되기 쉽기 때문이다.
도 4 에 도시한 바와 같이, 상기한 본 발명의 방법에서, 배선층을 형성하기 위한 포토리쏘그래피 공정에서 노광 시간과 초점의 허용 가능 범위가 매우 확대된다. 즉, 허용 가능한 노광 범위는 종래 방법의 약 2 배가 된다. 도 4 에서, 종좌표는 노광 시간을 도시하고 횡좌표는 노광의 초점 범위나, 초점 잔류 편차 (offset) 량을 나타낸다. 예컨데, 배선층의 패턴에서, 선폭이 0.4 ㎛ 로 설정되는 동시에 상기 간격이 0.4 ㎛ 로 설정되는 경우, 포토리쏘그래피 공정에서 노광 초점 및 시간의 허용 범위가 확장되며, 반도체 장치의 수율이 개선되고, 그 제조비는 감소될 것이다.
전기한 실시예에서, 배선층은 예컨데 텅스텐으로 제조된다. 그렇지만, 배선층이 다른 금속, 실리사이드 (silicide) 또는 폴리실리콘으로 제조되더라도 동일한 이점이 제공될 것이다. 예컨데, 배선층 (3a 내지 3f) 은 비트선 (bit line) 이다. 한편, 배선층 (3a 내지 3f) 은 워드선 (word line) 일 수도 있다.
본 발명이 상기한 실시예에 한정되지 않고 본 발명의 기술사상과 범주를 벗어나지 않고 변형될 수 있다는 것은 명세서로부터 명백해진다. 예컨데, 큰 베이스 단차를 갖는 회로부의 최단부에 금속 러너 (runner) 의 우회로를 형성하는 이러한 기술은 반도체 장치의 어떠한 배선층의 형성 개선에도 사용될 수 있다. 그렇지만, X 와 Y 방향에서 베이스 단차의 차이를 갖는 모퉁이부에서 베이스 단차 영역에 특히 매우 적합하다.
상기한 바와 같이, 배선층이, DRAM 의 메모리 셀 어레이의 모퉁이부와 같은 베이스 단차부를 갖는 영역에 형성되는 경우, 배선층은 베이스 단차부를 우회하도록 배치된다. 우회 간격은 베이스 단차값의 약 1.5 배 이상으로 설정된다. 이러한 방식에서, 반도체 장치가 고집적화되고 배선 구조가 소형화되더라도, 배선 결함 등에 의한 베이스 단차부에서의 배선층의 단락 또는 금속층 연결의 단선 (open line) 이 용이하게 방지된다. 또한, 배선층의 포토리쏘그래피 패턴화가 쉬워지고 제조비는 크게 감소된다.
이러한 방식에서, 베이스 단차가 커진 메모리 셀 어레이 영역의 최단부에 배치된 배선층은, 반도체 장치의 제조 공정에서 정밀하고 반복가능하고 안정한 방법으로 형성될 수 있다. 반도체 장치가 소형화되더라도, 양호한 반도체 장치의 높은 수율이 얻어질 수 있다.

Claims (16)

  1. 반도체 기판;
    제 1 부위와 상기 제 1 부위의 적어도 일부분을 둘러싸는 제 2 부위를 가지며, 상기 제 1 부위는 제 1 표면을 가지며 상기 제 2 부위는 제 1 표면보다 낮은 제 2 표면을 가지는, 상기 반도체 기판 위에 형성되는 절연막;
    상기 절연막의 상기 제 1 표면과 상기 제 2 표면 위에 형성된 제 1 배선층; 및
    상기 절연막의 상기 제 2 표면 위에만 형성된 제 2 배선층을 포함하고,
    상기 제 2 배선층은 상기 제 1 표면 둘레를 우회하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 절연막의 상기 제 1 부위는 메모리 셀 어레이부이고 상기 절연막의 상기 제 2 부위는 메모리 셀 장치의 둘레부인 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 배선층은 동일한 재료로 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 배선층은 텅스텐으로 형성되는 것을 특징으로 하는 반도체 장치.
  5. 제 2 항에 있어서,
    상기 제 1 배선층에 의해서 오버랩 (overlap) 되는 메모리 셀 커패시터 정보 저장 전극을 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 2 배선층과 상기 메모리 셀 커패시터 정보 저장 전극 사이의 간격은, 상기 절연막의 상기 제 1 표면과 상기 제 2 표면 사이의 높이 간격의 1.5 배 이상인 것을 특징으로 하는 반도체 장치.
  7. 일 방향으로 신장하는 제 1 부위와, 상기 제 1 부위와 연결되어 상기 방향으로 신장하는 제 2 부위를 구비하는 반도체 기판;
    상기 제 1 부위 위에 배치된 다수의 메모리 셀 커패시터 정보 저장 전극;
    상기 방향으로 신장하며 상기 메모리 셀 커패시터 정보 저장 전극 위에 형성된 제 1 배선층; 및
    상기 반도체 기판의 상기 제 1 부위 위에 형성되고 상기 방향으로 신장하는 상기 제 1 부분과, 상기 반도체 기판의 상기 제 2 부위 위에 형성되고 상기 방향으로 신장하는 제 2 부분과, 상기 제 1 부분과 제 2 부분 사이에 연결되어 다른 방향으로 신장하는 제 3 부분을 구비하는 제 2 배선층을 포함하고,
    상기 제 2 배선층은 상기 다수의 메모리 셀 커패시터 정보 저장 전극을 우회하는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 부위는 메모리 셀 어레이부를 포함하고 상기 제 2 부위는 상기 메모리 셀 어레이부에 인접한 상기 메모리 셀 어레이부의 둘레부인 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 2 배선층은, 적층된 메모리 셀 커패시터의 두께 높이에 의해서 야기되는 큰 베이스 단차를 피하기 위해서 상기 메모리 셀 어레이부의 모퉁이를 우회하는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 및 제 2 배선층은 동일한 재료로 형성되는 것을 특징으로 하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제 1 및 제 2 배선층은 텅스텐으로 형성되는 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제 2 배선층과 상기 메모리 셀 어레이부의 한 쪽 사이의 간격은, 상기 메모리 셀 어레이부에서의 상기 메모리 셀 커패시터 정보 저장 전극의 두께의 1.5 배 이상인 것을 특징으로 하는 반도체 장치.
  13. 매트릭스 (matrix) 형태로 배치된 다수의 메모리 셀 커패시터 정보 저장 전극으로서, 적어도, 로우 (row) 방향으로 상기 매트릭스의 일 단부에 배치되는 메모리 셀 커패시터 정보 저장 전극들로 구성되는 제 1 그룹과 상기 로우 방향으로 상기 제 1 그룹과 다르게 배치되는 메모리 셀 커패시터 정보 저장 전극으로 구성되는 제 2 그룹으로 이루어지는 다수의 메모리 셀 커패시터 정보 저장 전극;
    상기 다수의 메모리 셀 커패시터 정보 저장 전극 위에 형성되며, 상기 제 2 그룹의 단부 둘레의 셀 플레이트로부터 돌출한 돌출부를 갖는 셀 플레이트;
    상기 제 2 그룹과 상기 셀 플레이트의 상기 돌출부를 오버랩하면서, 상기 로우 방향으로 신장되는 제 1 및 제 2 배선층;
    상기 제 1 그룹을 오버랩하면서 상기 로우 방향으로 신장되며, 상기 제 1 및 제 2 배선층 중의 하나에 인접하는 제 3 배선층; 및
    상기 제 3 배선층에 비해서 상기 제 1 및 제 2 배선층으로부터 더 이격되면서, 제 1 부위 및 제 2 부위를 갖는 제 4 배선층을 포함하고,
    상기 제 1 부위는 상기 제 1 그룹으로부터 로우 방향으로 되어 있고 상기 제 2 부위는 상기 제 1 그룹으로부터 칼럼 (column) 방향으로 되어 있으며, 상기 제 1 부위에서의 상기 제 1 배선층과 상기 제 2 배선층 사이의 상기 칼럼 방향으로의 간격은 상기 칼럼 방향의 제 3 배선층과 제 4 배선층 사이의 간격과 같으며, 상기 제 2 부위에서의 상기 제 1 배선층과 상기 제 2 배선층 사이의 상기 칼럼 방향으로의 간격은 칼럼 방향의 상기 제 3 배선층과 제 4 배선층 사이의 간격과 다르게 되며,
    상기 제 4 배선층은 상기 다수의 메모리 셀 커패시터 정보 저장 전극을 우회하는 것을 특징으로 하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 제 4 배선층은, 적층된 메모리 셀 커패시터의 두께 높이에 의해서 야기되는 큰 베이스 단차를 피하기 위해서 상기 메모리 셀 커패시터 정보 저장 전극을 우회하는 것을 특징으로 하는 반도체 장치.
  15. 제 13 항에 있어서,
    상기 제 1 및 제 2 배선층은 동일한 재료로 형성되는 것을 특징으로 하는 반도체 장치.
  16. 제 13 항에 있어서,
    상기 제 4 배선층과 상기 메모리 셀 커패시터 정보 저장 전극의 상기 제 4 배선층과 인접한 단부 사이의 거리는 상기 메모리 셀 커패시터 정보 저장 전극 두께의 1.5 배 이상인 것을 특징으로 하는 반도체 장치.
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