JPH02151053A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02151053A JPH02151053A JP30494288A JP30494288A JPH02151053A JP H02151053 A JPH02151053 A JP H02151053A JP 30494288 A JP30494288 A JP 30494288A JP 30494288 A JP30494288 A JP 30494288A JP H02151053 A JPH02151053 A JP H02151053A
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- JP
- Japan
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- layers
- wiring layer
- layer
- upper wiring
- semiconductor device
- Prior art date
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- Pending
Links
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- 238000000206 photolithography Methods 0.000 description 2
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、多層配線構造を有する半導体装置に関するも
のである。
のである。
従来の技術
近年、半導体集積回路装置の大規模化に伴い多層配線が
さかんに用いられるようになってきた。
さかんに用いられるようになってきた。
従来の多層配線構造を有する半導体装置は第２図に示す
ような断面形状を有し、１は半導体基板、２はアルミニ
ウムシリコン等からなる下層の配線層、３はプラズマ窒
化膜等からなる層間絶縁膜で、任意の位置にピアホール
を開孔し、このピアホールは下層の配線層２と上層の配
線層４とを接続するのに用いられる。上層の配線層４も
アルミニウムシリコン等からなる。
ような断面形状を有し、１は半導体基板、２はアルミニ
ウムシリコン等からなる下層の配線層、３はプラズマ窒
化膜等からなる層間絶縁膜で、任意の位置にピアホール
を開孔し、このピアホールは下層の配線層２と上層の配
線層４とを接続するのに用いられる。上層の配線層４も
アルミニウムシリコン等からなる。
多層配線を形成する工程では、第３図に示すように上層
の配線層４が写真蝕刻法でパターン以外グされる。５は
フォトレジスト膜、６はフォトマスク、７は露光用の紫
外光を示す。
の配線層４が写真蝕刻法でパターン以外グされる。５は
フォトレジスト膜、６はフォトマスク、７は露光用の紫
外光を示す。
発明が解決しようとする課題
層間絶縁膜３をはさむ下層の配線層２に対して上層の配
線層４のエツジ部が第３図に示すようにオンラインにな
っていると、下層の配線層２０側面で紫外光７が乱反射
するので、フォトマスク６のパターン以外のところまで
露光されてしまい、上層の配線層の相互間で短絡を生じ
るなど歩留りが低くなるという不都合があった。
線層４のエツジ部が第３図に示すようにオンラインにな
っていると、下層の配線層２０側面で紫外光７が乱反射
するので、フォトマスク６のパターン以外のところまで
露光されてしまい、上層の配線層の相互間で短絡を生じ
るなど歩留りが低くなるという不都合があった。
課題を解決するための手段
本発明においては、下層の配線層によって形成される段
差部を避けて上層の配線層を平坦部に配置する。
差部を避けて上層の配線層を平坦部に配置する。
作用
このように構成すると、上層の配線層を写真蝕刻法でパ
ターンニングするさい、紫外光が下層の配線層の側面で
乱反射することがなくなり、上層の配線層の相互間での
短絡事故発生を防止することができる。
ターンニングするさい、紫外光が下層の配線層の側面で
乱反射することがなくなり、上層の配線層の相互間での
短絡事故発生を防止することができる。
実施例
第１図は本発明による半導体装置の配線層を示す平面図
で、Ａは下層の配線層２と上層の配線層４との重なり間
隔、Ｂは下層の配線層２と上層配線層４との間隔を示す
。
で、Ａは下層の配線層２と上層の配線層４との重なり間
隔、Ｂは下層の配線層２と上層配線層４との間隔を示す
。
本発明による半導体装置においては、下層の配線層２を
形成することにより生じた段差部を避けて、上層の配線
層４を平坦部に形成する。下層の配線層２と上層の配線
層４とを平行状態で半導体基板上にレイアウトする場合
、下層の配線層２と上層の配線層４との間隔Ｂをたとえ
ば２μｍに設定することができるが、両配線層２，４が
層間絶縁層を介して部分的に重なり合う位置を占めてい
てもよく、重なり間隔Ａは、たとえば３μｍに設定する
ことができる。
形成することにより生じた段差部を避けて、上層の配線
層４を平坦部に形成する。下層の配線層２と上層の配線
層４とを平行状態で半導体基板上にレイアウトする場合
、下層の配線層２と上層の配線層４との間隔Ｂをたとえ
ば２μｍに設定することができるが、両配線層２，４が
層間絶縁層を介して部分的に重なり合う位置を占めてい
てもよく、重なり間隔Ａは、たとえば３μｍに設定する
ことができる。
このように、下層の配線層２と上層の配線層４とをレイ
アウトすることによって、加工上のバラツキを考慮して
も、下層の配線層２に対して上層の配線層４のエツジ部
が少なくとも一部分においてオンラインとならず、した
がって、上層の配線層４の相互間で短絡等の不良を発生
することがなくなる。
アウトすることによって、加工上のバラツキを考慮して
も、下層の配線層２に対して上層の配線層４のエツジ部
が少なくとも一部分においてオンラインとならず、した
がって、上層の配線層４の相互間で短絡等の不良を発生
することがなくなる。
発明の効果
以上のように本発明によると、上層の配線層間での短絡
発生を防止でき、半導体集積回路装置の歩留りを向上さ
せることができる。
発生を防止でき、半導体集積回路装置の歩留りを向上さ
せることができる。
第１図は本発明を実施した半導体装置の配線層を示す平
面図、第２図は従来の半導体装置の側断面図、第３図は
多層配線形成の工程を説明するための側断面図である。 １・・・・・・半導体基板、２・・・・・・下層の配線
層、３・・・・・・層間絶縁膜、４・・・・・・上層の
配線層、５・・・・・・フォトレジスト膜、６・・・・
・・フォトマスク、７・・・・・・紫外光。 代理人の氏名 弁理士 粟野重孝 ばか１名２−下層の
配絢層 ４−＝１の配線層 Ａ−・−下１の配線層と上場の 配線層との１［なり間隙 ８− 下層の１層緯層と二層の 配置８層どの聞躊 第１図
面図、第２図は従来の半導体装置の側断面図、第３図は
多層配線形成の工程を説明するための側断面図である。 １・・・・・・半導体基板、２・・・・・・下層の配線
層、３・・・・・・層間絶縁膜、４・・・・・・上層の
配線層、５・・・・・・フォトレジスト膜、６・・・・
・・フォトマスク、７・・・・・・紫外光。 代理人の氏名 弁理士 粟野重孝 ばか１名２−下層の
配絢層 ４−＝１の配線層 Ａ−・−下１の配線層と上場の 配線層との１［なり間隙 ８− 下層の１層緯層と二層の 配置８層どの聞躊 第１図
Claims (1)
- 多層配線構造を有する半導体装置において、層間絶縁膜
をはさんで上層の配線層と下層の配線層とが配置され、
上層の配線層は下層の配線層で形成される段差部を避け
て平坦部に配置されることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30494288A JPH02151053A (ja) | 1988-12-01 | 1988-12-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30494288A JPH02151053A (ja) | 1988-12-01 | 1988-12-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02151053A true JPH02151053A (ja) | 1990-06-11 |
Family
ID=17939172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30494288A Pending JPH02151053A (ja) | 1988-12-01 | 1988-12-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02151053A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04291924A (ja) * | 1991-03-20 | 1992-10-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| US6278151B1 (en) | 1997-06-17 | 2001-08-21 | Nec Corporation | Semiconductor device having wiring detour around step |
-
1988
- 1988-12-01 JP JP30494288A patent/JPH02151053A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04291924A (ja) * | 1991-03-20 | 1992-10-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| US6278151B1 (en) | 1997-06-17 | 2001-08-21 | Nec Corporation | Semiconductor device having wiring detour around step |
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