JPH0684897A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0684897A JPH0684897A JP25387592A JP25387592A JPH0684897A JP H0684897 A JPH0684897 A JP H0684897A JP 25387592 A JP25387592 A JP 25387592A JP 25387592 A JP25387592 A JP 25387592A JP H0684897 A JPH0684897 A JP H0684897A
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- JP
- Japan
- Prior art keywords
- alignment
- flat
- wiring layer
- semiconductor device
- wiring
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 平坦な膜でも精密なアライメントを行うこと
ができる様にして、微細でしかも高品質の半導体装置を
製造する。 【構成】 平坦に形成したＡｌ配線層２１にラフなアラ
イメントで開孔２１ａを形成してアライメントマーク１
５を露出させ、このアライメントマーク１５をアライメ
ントの基準にして、Ａｌ配線層２１上に塗布したレジス
ト２３に対するリソグラフィを実行する。このため、Ａ
ｌ配線層２１が平坦でも、レジスト２３に対するリソグ
ラフィ工程で精密なアライメントを行うことができる。
しかも、複数層のＡｌ配線層に対して平面的に離間した
複数のアライメントマークを形成するので、開孔２１ａ
等の形成に際して半導体基板１１の掘れが少ない。
ができる様にして、微細でしかも高品質の半導体装置を
製造する。 【構成】 平坦に形成したＡｌ配線層２１にラフなアラ
イメントで開孔２１ａを形成してアライメントマーク１
５を露出させ、このアライメントマーク１５をアライメ
ントの基準にして、Ａｌ配線層２１上に塗布したレジス
ト２３に対するリソグラフィを実行する。このため、Ａ
ｌ配線層２１が平坦でも、レジスト２３に対するリソグ
ラフィ工程で精密なアライメントを行うことができる。
しかも、複数層のＡｌ配線層に対して平面的に離間した
複数のアライメントマークを形成するので、開孔２１ａ
等の形成に際して半導体基板１１の掘れが少ない。
Description
【０００１】
【産業上の利用分野】本願の発明は、平坦な膜をパター
ニングするためのリソグラフィを伴う半導体装置の製造
方法に関するものである。
ニングするためのリソグラフィを伴う半導体装置の製造
方法に関するものである。
【０００２】
【従来の技術】半導体装置の微細化や高速化等のため
に、多層配線構造が採用されている。一方、多層化によ
る段差部での配線の断線を低減させるために、例えば、
高温スパッタリングによる平坦なＡｌ配線層の形成や、
ＳＯＧの塗布及びエッチバックによる平坦な層間絶縁膜
の形成等の、種々の平坦化技術が採用されている。
に、多層配線構造が採用されている。一方、多層化によ
る段差部での配線の断線を低減させるために、例えば、
高温スパッタリングによる平坦なＡｌ配線層の形成や、
ＳＯＧの塗布及びエッチバックによる平坦な層間絶縁膜
の形成等の、種々の平坦化技術が採用されている。
【０００３】ところで、配線層や層間絶縁膜をパターニ
ングするためのリソグラフィ工程において、これらの配
線層や層間絶縁膜が平坦化されていなければ、アライメ
ントマーク上に形成するこれらの配線層や層間絶縁膜に
も段差部が形成される。この結果、アライメント用の照
明光が段差部で不均一に反射されるので、この段差部を
アライメントの基準にすることができる。
ングするためのリソグラフィ工程において、これらの配
線層や層間絶縁膜が平坦化されていなければ、アライメ
ントマーク上に形成するこれらの配線層や層間絶縁膜に
も段差部が形成される。この結果、アライメント用の照
明光が段差部で不均一に反射されるので、この段差部を
アライメントの基準にすることができる。
【０００４】
【発明が解決しようとする課題】しかし、配線層や層間
絶縁膜が平坦化されていると、これらの配線層や層間絶
縁膜には段差部が形成されないので、アライメント用の
照明光が均一に反射される。この結果、従来は、アライ
メントを精密には行うことができず、微細な半導体装置
を製造することができなかった。
絶縁膜が平坦化されていると、これらの配線層や層間絶
縁膜には段差部が形成されないので、アライメント用の
照明光が均一に反射される。この結果、従来は、アライ
メントを精密には行うことができず、微細な半導体装置
を製造することができなかった。
【０００５】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、アライメントマーク１５〜１７を覆ってい
る平坦な膜２１に前記アライメントマーク１５〜１７を
露出させる開孔２１ａ、２５ａ、２６ａを形成する工程
と、前記開孔２１ａ、２５ａ、２６ａから露出している
前記アライメントマーク１５〜１７を用いて、前記平坦
な膜２１をパターニングするためのリソグラフィを実行
する工程とを有することを特徴としている。
製造方法は、アライメントマーク１５〜１７を覆ってい
る平坦な膜２１に前記アライメントマーク１５〜１７を
露出させる開孔２１ａ、２５ａ、２６ａを形成する工程
と、前記開孔２１ａ、２５ａ、２６ａから露出している
前記アライメントマーク１５〜１７を用いて、前記平坦
な膜２１をパターニングするためのリソグラフィを実行
する工程とを有することを特徴としている。
【０００６】請求項２の半導体装置の製造方法は、層が
互いに異なる複数の前記平坦な膜２１に対応して複数の
前記アライメントマーク１５〜１７を設け、各層の前記
平坦な膜２１をパターニングするためのリソグラフィに
際して、これら各層の平坦な膜２１に対応する前記アラ
イメントマーク１５〜１７のみを露出させ且つ互いに重
畳しない前記開孔２１ａ、２５ａ、２６ａを形成するこ
とを特徴としている。
互いに異なる複数の前記平坦な膜２１に対応して複数の
前記アライメントマーク１５〜１７を設け、各層の前記
平坦な膜２１をパターニングするためのリソグラフィに
際して、これら各層の平坦な膜２１に対応する前記アラ
イメントマーク１５〜１７のみを露出させ且つ互いに重
畳しない前記開孔２１ａ、２５ａ、２６ａを形成するこ
とを特徴としている。
【０００７】
【作用】請求項１の半導体装置の製造方法では、開孔２
１ａ、２５ａ、２６ａからアライメントマーク１５〜１
７を露出させているので、アライメントマーク１５〜１
７を覆っている膜２１が平坦でも、この平坦な膜２１を
パターニングするためのリソグラフィに際して、精密な
アライメントを行うことができる。
１ａ、２５ａ、２６ａからアライメントマーク１５〜１
７を露出させているので、アライメントマーク１５〜１
７を覆っている膜２１が平坦でも、この平坦な膜２１を
パターニングするためのリソグラフィに際して、精密な
アライメントを行うことができる。
【０００８】請求項２の半導体装置の製造方法では、１
つのアライメントマーク１５〜１７を露出させるための
開孔２１ａ、２５ａ、２６ａは各層の平坦な膜２１に対
応して１回しか形成せず且つこれらの開孔２１ａ、２５
ａ、２６ａ同士を重畳させないので、オーバエッチング
による半導体基板１１の掘れが少ない。このため、アラ
イメントマーク１５〜１７の剥離や層間絶縁膜が正常に
形成されないことを防止することができる。
つのアライメントマーク１５〜１７を露出させるための
開孔２１ａ、２５ａ、２６ａは各層の平坦な膜２１に対
応して１回しか形成せず且つこれらの開孔２１ａ、２５
ａ、２６ａ同士を重畳させないので、オーバエッチング
による半導体基板１１の掘れが少ない。このため、アラ
イメントマーク１５〜１７の剥離や層間絶縁膜が正常に
形成されないことを防止することができる。
【０００９】
【実施例】以下、３層の平坦なＡｌ配線層のパターニン
グを伴う半導体装置の製造に適用した本願の発明の一実
施例を、図１〜４を参照しながら説明する。
グを伴う半導体装置の製造に適用した本願の発明の一実
施例を、図１〜４を参照しながら説明する。
【００１０】本実施例では、図１（ａ）及び図２〜４に
示す様に、半導体基板１１の表面にフィールド絶縁膜１
２を形成して、素子分離領域及び素子活性領域（図示せ
ず）を形成すると共に、スクライブライン１３を形成す
る。そして、半導体基板１１に各種の半導体素子（図示
せず）を形成する。
示す様に、半導体基板１１の表面にフィールド絶縁膜１
２を形成して、素子分離領域及び素子活性領域（図示せ
ず）を形成すると共に、スクライブライン１３を形成す
る。そして、半導体基板１１に各種の半導体素子（図示
せず）を形成する。
【００１１】その後、これらの半導体素子等を層間絶縁
膜１４で覆うと共に、この層間絶縁膜１４をパターニン
グして互いに平面的に離間している３組のアライメント
マーク１５〜１７をスクライブライン１３に形成する。
そして、高温スパッタリングによって、平坦な第１層目
のＡｌ配線層２１を層間絶縁膜１４上の全面に形成す
る。
膜１４で覆うと共に、この層間絶縁膜１４をパターニン
グして互いに平面的に離間している３組のアライメント
マーク１５〜１７をスクライブライン１３に形成する。
そして、高温スパッタリングによって、平坦な第１層目
のＡｌ配線層２１を層間絶縁膜１４上の全面に形成す
る。
【００１２】次に、図１（ｂ）に示す様に、Ａｌ配線層
２１上の全面にレジスト２２を塗布し、このレジスト２
２のうちでアライメントマーク１５上にのみ開孔２２ａ
を形成するリソグラフィを実行する。なお、開孔２２ａ
はアライメントマーク１５上に位置しさえすればよいの
で、レジスト２２に対するリソグラフィの際のアライメ
ントはラフなものでよい。
２１上の全面にレジスト２２を塗布し、このレジスト２
２のうちでアライメントマーク１５上にのみ開孔２２ａ
を形成するリソグラフィを実行する。なお、開孔２２ａ
はアライメントマーク１５上に位置しさえすればよいの
で、レジスト２２に対するリソグラフィの際のアライメ
ントはラフなものでよい。
【００１３】次に、レジスト２２をマスクにしてＡｌ配
線層２１をエッチングして、図１（ｃ）及び図２に示す
様に、Ａｌ配線層２１に開孔２１ａを形成する。この結
果、開孔２１ａからアライメントマーク１５が露出す
る。
線層２１をエッチングして、図１（ｃ）及び図２に示す
様に、Ａｌ配線層２１に開孔２１ａを形成する。この結
果、開孔２１ａからアライメントマーク１５が露出す
る。
【００１４】次に、図１（ｄ）に示す様に、再びＡｌ配
線層２１上の全面にレジスト２３を塗布し、開孔２１ａ
から露出しているアライメントマーク１５をアライメン
トの基準にして、レジスト２３に対するリソグラフィを
実行することによって、Ａｌ配線層２１で形成しようと
している配線のパターンにレジスト２３を加工する。そ
して、レジスト２３をマスクにしてＡｌ配線層２１をエ
ッチングして、図１（ｅ）に示す様に、Ａｌ配線層２１
から第１層目のＡｌ配線２４を形成する。
線層２１上の全面にレジスト２３を塗布し、開孔２１ａ
から露出しているアライメントマーク１５をアライメン
トの基準にして、レジスト２３に対するリソグラフィを
実行することによって、Ａｌ配線層２１で形成しようと
している配線のパターンにレジスト２３を加工する。そ
して、レジスト２３をマスクにしてＡｌ配線層２１をエ
ッチングして、図１（ｅ）に示す様に、Ａｌ配線層２１
から第１層目のＡｌ配線２４を形成する。
【００１５】その後、図示してはいないが、Ａｌ配線２
４を層間絶縁膜で覆い、この層間絶縁膜上に平坦な第２
層目のＡｌ配線層を形成する。そして、第１層目のＡｌ
配線層２１に対する場合と同様に、図３に示す様に、第
２層目のＡｌ配線層に対しても開孔２５ａを形成し、こ
の開孔２５ａから今度はアライメントマーク１６を露出
させ、更に第２層目のＡｌ配線層から第２層目のＡｌ配
線を形成する。
４を層間絶縁膜で覆い、この層間絶縁膜上に平坦な第２
層目のＡｌ配線層を形成する。そして、第１層目のＡｌ
配線層２１に対する場合と同様に、図３に示す様に、第
２層目のＡｌ配線層に対しても開孔２５ａを形成し、こ
の開孔２５ａから今度はアライメントマーク１６を露出
させ、更に第２層目のＡｌ配線層から第２層目のＡｌ配
線を形成する。
【００１６】その後、再び、第２層目のＡｌ配線を層間
絶縁膜で覆い、この層間絶縁膜上に平坦な第３層目のＡ
ｌ配線層を形成する。そして、図４に示す様に、第３層
目のＡｌ配線層に対しては開孔２６ａを形成し、この開
孔２６ａからアライメントマーク１７を露出させ、更に
第３層目のＡｌ配線層から第３層目のＡｌ配線を形成す
る。
絶縁膜で覆い、この層間絶縁膜上に平坦な第３層目のＡ
ｌ配線層を形成する。そして、図４に示す様に、第３層
目のＡｌ配線層に対しては開孔２６ａを形成し、この開
孔２６ａからアライメントマーク１７を露出させ、更に
第３層目のＡｌ配線層から第３層目のＡｌ配線を形成す
る。
【００１７】以上の様な実施例では、例えば第１層目の
Ａｌ配線層２１をパターニングしてＡｌ配線２４を形成
する際に、Ａｌ配線層２１に開孔２１ａを形成し、この
開孔２１ａからアライメントマーク１５を露出させてい
る。このため、開孔２１ａ以外の領域ではＡｌ配線層２
１が平坦であるが、開孔２１ａから露出しているアライ
メントマーク１５のために、レジスト２３に対するリソ
グラフィ工程で精密なアライメントを行うことができ
る。
Ａｌ配線層２１をパターニングしてＡｌ配線２４を形成
する際に、Ａｌ配線層２１に開孔２１ａを形成し、この
開孔２１ａからアライメントマーク１５を露出させてい
る。このため、開孔２１ａ以外の領域ではＡｌ配線層２
１が平坦であるが、開孔２１ａから露出しているアライ
メントマーク１５のために、レジスト２３に対するリソ
グラフィ工程で精密なアライメントを行うことができ
る。
【００１８】また、平面的に離間している３組のアライ
メントマーク１５〜１７を、第１〜第３層目のＡｌ配線
層に対応して形成している。そして、これらのアライメ
ントマーク１５〜１７を露出させるための開孔２１ａ、
２５ａ、２６ａを第１〜第３層目のＡｌ配線層に対応し
て１回しか形成しておらず、しかも開孔２１ａ、２５
ａ、２６ａ同士を重畳させていない。このため、開孔２
１ａ、２５ａ、２６ａを形成する際に、これらの開孔２
１ａ、２５ａ、２６ａから露出する半導体基板１１がオ
ーバエッチングによって掘られる量が少ない。
メントマーク１５〜１７を、第１〜第３層目のＡｌ配線
層に対応して形成している。そして、これらのアライメ
ントマーク１５〜１７を露出させるための開孔２１ａ、
２５ａ、２６ａを第１〜第３層目のＡｌ配線層に対応し
て１回しか形成しておらず、しかも開孔２１ａ、２５
ａ、２６ａ同士を重畳させていない。このため、開孔２
１ａ、２５ａ、２６ａを形成する際に、これらの開孔２
１ａ、２５ａ、２６ａから露出する半導体基板１１がオ
ーバエッチングによって掘られる量が少ない。
【００１９】
【発明の効果】請求項１の半導体装置の製造方法では、
平坦な膜をパターニングするためのリソグラフィに際し
ても精密なアライメントを行うことができるので、微細
な半導体装置を製造することができる。
平坦な膜をパターニングするためのリソグラフィに際し
ても精密なアライメントを行うことができるので、微細
な半導体装置を製造することができる。
【００２０】請求項２の半導体装置の製造方法では、ア
ライメントマークの剥離や層間絶縁膜が正常に形成され
ないことを防止することができるので、高品質の半導体
装置を製造することができる。
ライメントマークの剥離や層間絶縁膜が正常に形成され
ないことを防止することができるので、高品質の半導体
装置を製造することができる。
【図１】本願の発明の一実施例の一部を工程順に示して
おり、図２のＩ−Ｉ線に沿う位置における側断面図であ
る。
おり、図２のＩ−Ｉ線に沿う位置における側断面図であ
る。
【図２】一実施例の途中の工程における平面図である。
【図３】図１、２に続く工程における平面図である。
【図４】図３に続く工程における平面図である。
１５ アライメントマーク １６ アライメントマーク １７ アライメントマーク ２１ Ａｌ配線層 ２１ａ 開孔 ２５ａ 開孔 ２６ａ 開孔
Claims (2)
- 【請求項１】 アライメントマークを覆っている平坦な
膜に前記アライメントマークを露出させる開孔を形成す
る工程と、 前記開孔から露出している前記アライメントマークを用
いて、前記平坦な膜をパターニングするためのリソグラ
フィを実行する工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項２】 層が互いに異なる複数の前記平坦な膜に
対応して複数の前記アライメントマークを設け、 各層の前記平坦な膜をパターニングするためのリソグラ
フィに際して、これら各層の平坦な膜に対応する前記ア
ライメントマークのみを露出させ且つ互いに重畳しない
前記開孔を形成することを特徴とする請求項１記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25387592A JPH0684897A (ja) | 1992-08-28 | 1992-08-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25387592A JPH0684897A (ja) | 1992-08-28 | 1992-08-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0684897A true JPH0684897A (ja) | 1994-03-25 |
Family
ID=17257353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25387592A Pending JPH0684897A (ja) | 1992-08-28 | 1992-08-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0684897A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6303459B1 (en) * | 1999-11-15 | 2001-10-16 | Taiwan Semiconductor Manufacturing Company | Integration process for Al pad |
-
1992
- 1992-08-28 JP JP25387592A patent/JPH0684897A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6303459B1 (en) * | 1999-11-15 | 2001-10-16 | Taiwan Semiconductor Manufacturing Company | Integration process for Al pad |
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