JPH01149435A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01149435A JPH01149435A JP62307895A JP30789587A JPH01149435A JP H01149435 A JPH01149435 A JP H01149435A JP 62307895 A JP62307895 A JP 62307895A JP 30789587 A JP30789587 A JP 30789587A JP H01149435 A JPH01149435 A JP H01149435A
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- JP
- Japan
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- resist
- insulating film
- wiring
- contact hole
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000002184 metal Substances 0.000 claims abstract description 27
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- 238000000059 patterning Methods 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 238000007796 conventional method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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- 230000001678 irradiating effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、多層配線を有する半導体装置の製造方法に
関する。
関する。
この発明は、多層配線構造を有する半導体を製造する際
におけるフォトリソグラフィー工程において、上層配線
のレジストパターニングの為のアライメントを、コンタ
クト孔エツチング時に露呈された下層金属の段差を用い
て行う方法である。
におけるフォトリソグラフィー工程において、上層配線
のレジストパターニングの為のアライメントを、コンタ
クト孔エツチング時に露呈された下層金属の段差を用い
て行う方法である。
第２図（ａｌ〜ｒｃ＋に従来の多層配線の上層配線のし
シストをパターニングする為のアライメントマークの製
造方法を示す。
シストをパターニングする為のアライメントマークの製
造方法を示す。
第２図（ａｌに示すように、半導体基板ｌ上に形成した
酸化膜２の上に形成された下層金属３により、アライメ
ントマークを形成する。第２図山）に示すように、絶縁
膜４を被覆し、平坦化を行い、さらにその上にレジスト
５を被覆した状態でコンタクト孔のエツチングを行う。
酸化膜２の上に形成された下層金属３により、アライメ
ントマークを形成する。第２図山）に示すように、絶縁
膜４を被覆し、平坦化を行い、さらにその上にレジスト
５を被覆した状態でコンタクト孔のエツチングを行う。
第２図ｔｃ＋に示すように、レジスト除去後上層配線用
金属６を形成し、上層金属表面上に転写された下層金属
の段差に、レーザー光等を照射し、その反射光によって
、アライメントを行う。
金属６を形成し、上層金属表面上に転写された下層金属
の段差に、レーザー光等を照射し、その反射光によって
、アライメントを行う。
しかし従来方法は、平坦化された絶縁膜上にさらに上層
金属を形成し、さらにレジストを塗布し、その上からレ
ーザー光等を照射してアライメントを行うため、入射光
は、平坦な上層金属表面で反射され、その反射光を検出
するため、段差のエツジ部の検出が困難であり、特に、
上層金属膜の表面の反射率が高い場合には、反射光のバ
ックグラウンドノイズが大きい場合が多く、より、アラ
イメントマークの検出がより一層困難である。
金属を形成し、さらにレジストを塗布し、その上からレ
ーザー光等を照射してアライメントを行うため、入射光
は、平坦な上層金属表面で反射され、その反射光を検出
するため、段差のエツジ部の検出が困難であり、特に、
上層金属膜の表面の反射率が高い場合には、反射光のバ
ックグラウンドノイズが大きい場合が多く、より、アラ
イメントマークの検出がより一層困難である。
上記問題点を解決するために、アライメント用マーク及
びその周辺に堆積された絶縁膜を、コンタクト孔エツチ
ング時に、エツチングを行い、その後、上層金属を被覆
する。
びその周辺に堆積された絶縁膜を、コンタクト孔エツチ
ング時に、エツチングを行い、その後、上層金属を被覆
する。
上記方法を施すことにより、下層金属の段差をより鮮明
に上層金属表面に転写することができる。
に上層金属表面に転写することができる。
（実施例〕
以下に本発明の実施例を図面に基づいて説明する。第１
図＋ａ）酸化膜等から成る下地絶縁膜に示、すように２
の上に形成された下層金属配線３によりアライメントマ
ークを形成する。次に、この下層金属配線３を覆うよう
に絶縁膜４を形成し、平坦化を行った後にレジスト５を
被覆し、コンタクト孔部分の露光時に同時にアライメン
トマーク部分及びその周辺部を露光し、現像を行うこと
により、アライメントマーク部及びその周辺のレジスト
を除去する（第１図（ｂｌ）、次に第１図（Ｃ）のよう
に、コンタクト孔エツチング時に、アライメントマーク
部分及びその周辺を同時にエツチングし、下層金属３の
上部を絶縁膜４の上に露呈させる。
図＋ａ）酸化膜等から成る下地絶縁膜に示、すように２
の上に形成された下層金属配線３によりアライメントマ
ークを形成する。次に、この下層金属配線３を覆うよう
に絶縁膜４を形成し、平坦化を行った後にレジスト５を
被覆し、コンタクト孔部分の露光時に同時にアライメン
トマーク部分及びその周辺部を露光し、現像を行うこと
により、アライメントマーク部及びその周辺のレジスト
を除去する（第１図（ｂｌ）、次に第１図（Ｃ）のよう
に、コンタクト孔エツチング時に、アライメントマーク
部分及びその周辺を同時にエツチングし、下層金属３の
上部を絶縁膜４の上に露呈させる。
次に、第１図（ｄｌのように、上層金属膜６で被覆し、
その上にレジスト７で被覆し、レーザー光等でアライメ
ントを行う。
その上にレジスト７で被覆し、レーザー光等でアライメ
ントを行う。
本発明により、下層金属の段差が、より鮮明に上層金属
に転写されるため、絶縁膜がいかに平坦化されていても
、また、絶縁膜エツチング後の絶縁膜形状の如何によら
ず、また、工程を増やすこともなく、正確にアライメン
トを行うことができる。
に転写されるため、絶縁膜がいかに平坦化されていても
、また、絶縁膜エツチング後の絶縁膜形状の如何によら
ず、また、工程を増やすこともなく、正確にアライメン
トを行うことができる。
第１図ｆａｌ〜ｌｄｌは本発明の実施例の半導体装置の
製造方法を示す工程順断面図、第２図（ａｌ〜（ｃ）は
従来の半導体装置の製造方法を示す工程順断面図でちる
。 １・・・半導体基板 ２・・・下地絶縁膜 ３・・・下層金属配線 ４・・・絶縁膜 ５．７・レジスト ６・・・上層金属膜 以上 出願人 セイコー電子工業株式会社
製造方法を示す工程順断面図、第２図（ａｌ〜（ｃ）は
従来の半導体装置の製造方法を示す工程順断面図でちる
。 １・・・半導体基板 ２・・・下地絶縁膜 ３・・・下層金属配線 ４・・・絶縁膜 ５．７・レジスト ６・・・上層金属膜 以上 出願人 セイコー電子工業株式会社
Claims (2)
- （１）多層金属配線を形成する工程が、 （ａ）下層金属配線を形成する工程と、 （ｂ）絶縁膜下層金属配線を覆う絶縁膜を形成し、平坦
化を行う工程と、 （ｃ）上下配線間のコンタクト孔のレジストを、絶縁膜
上にパターニングを行う工程と、 （ｄ）コンタクト孔のエッチングを行う工程と、 （ｅ）前記コンタクト孔エッチング時に露呈した下層金
属配線上に上層金属膜を被覆する工程と、 （ｆ）前記上層金属膜にレジストをコートし、下層金属
配線にアライメントを行い、露光し、現像を行うことに
より、上層配線のレジストを形成する工程と、 （ｇ）上層金属のエッチングを行う工程とからなること
を特徴とする半導体装置の製造方法。 - （２）前記下層金属配線において、上層金属配線のアラ
イメントを行う為のマークを形成し、マーク上及びマー
クの周辺の絶縁膜をコンタクト孔と同時にエッチングを
行い、上層配線の露光時のアライメントを行うことを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62307895A JPH01149435A (ja) | 1987-12-04 | 1987-12-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62307895A JPH01149435A (ja) | 1987-12-04 | 1987-12-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01149435A true JPH01149435A (ja) | 1989-06-12 |
Family
ID=17974459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62307895A Pending JPH01149435A (ja) | 1987-12-04 | 1987-12-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01149435A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6326278B1 (en) | 1998-02-13 | 2001-12-04 | Nec Corporation | Method of protecting an alignment mark when manufacturing a semiconductor device |
| US7163870B2 (en) | 1997-03-31 | 2007-01-16 | Renesas Technology Corp. | Semiconductor integrated circuit device |
-
1987
- 1987-12-04 JP JP62307895A patent/JPH01149435A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7163870B2 (en) | 1997-03-31 | 2007-01-16 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7187039B2 (en) | 1997-03-31 | 2007-03-06 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7199432B2 (en) | 1997-03-31 | 2007-04-03 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7250682B2 (en) | 1997-03-31 | 2007-07-31 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7274074B2 (en) | 1997-03-31 | 2007-09-25 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7474003B2 (en) | 1997-03-31 | 2009-01-06 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7554202B2 (en) | 1997-03-31 | 2009-06-30 | Renesas Technology Corp | Semiconductor integrated circuit device |
| US7626267B2 (en) | 1997-03-31 | 2009-12-01 | Renesas Technology Corporation | Semiconductor integrated circuit device including wiring lines and interconnections |
| US7678684B2 (en) | 1997-03-31 | 2010-03-16 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US8022550B2 (en) | 1997-03-31 | 2011-09-20 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| US8420527B2 (en) | 1997-03-31 | 2013-04-16 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| US6326278B1 (en) | 1998-02-13 | 2001-12-04 | Nec Corporation | Method of protecting an alignment mark when manufacturing a semiconductor device |
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