JP2890538B2 - 半導体装置 - Google Patents
半導体装置Info
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置、特にアライメントマークが形成
された半導体装置に関する。
された半導体装置に関する。
［発明の概要］ 本発明は、VLSI,ULSI等のように集積密度の高い半導
体装置において、 金属配線膜よりも下層の複数の薄膜にわたってそれぞ
れのエッチング工程で形成されるアライメントマーク用
孔を形成して、アライメントマーク用孔のアスペクト比
を大きく設定することにより、 金属配線膜によるコンタクトホールの段差被覆性（ス
テップカバレッジ）に支障を招くことなく、アライメン
トマーク用孔の上部に必要かつ十分な段差を確保して、
この段差をアライメントマークとして用いることによ
り、金属配線膜のマスク合わせを高精度に行うことがで
きるようにしたものである。
体装置において、 金属配線膜よりも下層の複数の薄膜にわたってそれぞ
れのエッチング工程で形成されるアライメントマーク用
孔を形成して、アライメントマーク用孔のアスペクト比
を大きく設定することにより、 金属配線膜によるコンタクトホールの段差被覆性（ス
テップカバレッジ）に支障を招くことなく、アライメン
トマーク用孔の上部に必要かつ十分な段差を確保して、
この段差をアライメントマークとして用いることによ
り、金属配線膜のマスク合わせを高精度に行うことがで
きるようにしたものである。
［従来の技術］ 半導体装置の製造プロセスでは、特公昭63-47330号公
報に示されているように、フォトリゾグラフィーの技法
でアライメントマークを基準としてレジストパターンを
形成している。
報に示されているように、フォトリゾグラフィーの技法
でアライメントマークを基準としてレジストパターンを
形成している。
ところで、VLSIやULSIのような半導体装置において
は、第２図に示すように、半導体基板１の上に素子分離
酸化膜2,第一層間絶縁膜3,第二層間絶縁膜4,金属配線膜
５を順次形成してある。６は第二層間絶縁膜４に形成さ
れたコンタクトホール、７は第二絶縁膜４に形成された
アライメントマーク用孔である。ここで、コンタクトホ
ール６とアライメントマーク用孔７との孔径について述
べると、コンタクトホール６は例えば１μｍであり、ア
ライメントマーク用孔７は例えば４μｍであるというよ
うに、アライメントマーク用孔７がコンタクトホール６
の数倍になっている。
は、第２図に示すように、半導体基板１の上に素子分離
酸化膜2,第一層間絶縁膜3,第二層間絶縁膜4,金属配線膜
５を順次形成してある。６は第二層間絶縁膜４に形成さ
れたコンタクトホール、７は第二絶縁膜４に形成された
アライメントマーク用孔である。ここで、コンタクトホ
ール６とアライメントマーク用孔７との孔径について述
べると、コンタクトホール６は例えば１μｍであり、ア
ライメントマーク用孔７は例えば４μｍであるというよ
うに、アライメントマーク用孔７がコンタクトホール６
の数倍になっている。
また金属配線膜５は、エッチングの終了した第二絶縁
膜４上にスパッタ蒸着法でアルミニウムのような金属材
料を蒸着することにより形成された後、フォトリゾグラ
フィーの技法でアライメントマーク用孔７を被覆した金
属配線膜５上の段差部を基準としてレジストパターンが
形成される。つまり、スパッタ蒸着法により形成された
金属配線膜５上に図外のレジスト膜を形成し、次いで図
外の露光装置でアライメントマーク用孔７の段差を利用
してアライメントマーク用孔７の位置を検出し、この位
置検出信号によりマスク合わせをしながらパターニング
を行ってレジストパターンを形成する。この後、エッチ
ングにより所定の金属配線パターンが形成される。
膜４上にスパッタ蒸着法でアルミニウムのような金属材
料を蒸着することにより形成された後、フォトリゾグラ
フィーの技法でアライメントマーク用孔７を被覆した金
属配線膜５上の段差部を基準としてレジストパターンが
形成される。つまり、スパッタ蒸着法により形成された
金属配線膜５上に図外のレジスト膜を形成し、次いで図
外の露光装置でアライメントマーク用孔７の段差を利用
してアライメントマーク用孔７の位置を検出し、この位
置検出信号によりマスク合わせをしながらパターニング
を行ってレジストパターンを形成する。この後、エッチ
ングにより所定の金属配線パターンが形成される。
［発明が解決しようとする課題］ 前述の金属配線膜５をスパッタ蒸着法により形成した
場合には、第２図に示すように、孔径の大きなアライメ
ントマーク用孔７は金属配線膜５で段差が確保された状
態に被覆されるけれども、孔径の小さなコンタクトホー
ル６は段差被覆性が悪化し、コンタクトホール６底部に
金属材料が堆積しにくいものである。
場合には、第２図に示すように、孔径の大きなアライメ
ントマーク用孔７は金属配線膜５で段差が確保された状
態に被覆されるけれども、孔径の小さなコンタクトホー
ル６は段差被覆性が悪化し、コンタクトホール６底部に
金属材料が堆積しにくいものである。
そこで、アスペクト比の大きいコンタクトホール６の
段差被覆性を良くするために、スパッタ蒸着法により形
成した金属配線膜５に高エネルギーの光を照射して金属
配線膜５を瞬間的に溶融し、コンタクトホール６を埋め
込むリフロー法、あるいは素子分離酸化膜2,第一層間絶
縁膜3,第二層間絶縁膜４を含む半導体基板１にバイアス
電圧や高温を印加しながらスパッタ蒸着を行う所謂改良
型スパッタ蒸着法により金属配線膜５を形成する方法が
検討されてきている。
段差被覆性を良くするために、スパッタ蒸着法により形
成した金属配線膜５に高エネルギーの光を照射して金属
配線膜５を瞬間的に溶融し、コンタクトホール６を埋め
込むリフロー法、あるいは素子分離酸化膜2,第一層間絶
縁膜3,第二層間絶縁膜４を含む半導体基板１にバイアス
電圧や高温を印加しながらスパッタ蒸着を行う所謂改良
型スパッタ蒸着法により金属配線膜５を形成する方法が
検討されてきている。
しかしリフロー法や改良型スパッタ蒸着法にあって
は、第３図に示すように、コンタクトホール６内で金属
配線膜５が略平坦化され、その段差被覆性は確保される
けれども、アライメントマーク用孔７内でも金属配線膜
５が略平坦化され、その段差が無くなってしまう。する
と、この後に行われる露光装置によるアライメントマー
ク用孔７の位置検出に際しては、金属配線膜５が反射性
の下地であることから、その位置検出が難かしくなり、
あるいは全く不能になり、正常なマスク合わせが行えな
くなる。
は、第３図に示すように、コンタクトホール６内で金属
配線膜５が略平坦化され、その段差被覆性は確保される
けれども、アライメントマーク用孔７内でも金属配線膜
５が略平坦化され、その段差が無くなってしまう。する
と、この後に行われる露光装置によるアライメントマー
ク用孔７の位置検出に際しては、金属配線膜５が反射性
の下地であることから、その位置検出が難かしくなり、
あるいは全く不能になり、正常なマスク合わせが行えな
くなる。
［課題を解決するための手段］ そこで本発明は、金属配線膜よりも下層の複数の薄膜
にわたってそれぞれのエッチング工程で形成されるアラ
イメントマーク用孔を形成してある。
にわたってそれぞれのエッチング工程で形成されるアラ
イメントマーク用孔を形成してある。
［作用］ アライメントマーク用孔が深くなり、そのアスペクト
比が大きくなることにより、金属配線膜直下のコンタク
トホールを例えばリフロー法や改良型スパッタ蒸着法に
より段差被覆性良く金属配線膜で埋め込んだ場合でも、
アライメントマーク用孔を被覆する金属配線膜の表面に
は凹部が明確に形成される。この凹部による段差がフォ
トリゾグラフィー技法での精密な位置の基準となるアラ
イメントマークとしての機能を発揮する。
比が大きくなることにより、金属配線膜直下のコンタク
トホールを例えばリフロー法や改良型スパッタ蒸着法に
より段差被覆性良く金属配線膜で埋め込んだ場合でも、
アライメントマーク用孔を被覆する金属配線膜の表面に
は凹部が明確に形成される。この凹部による段差がフォ
トリゾグラフィー技法での精密な位置の基準となるアラ
イメントマークとしての機能を発揮する。
［実施例］ 以下、本発明の実施例を図面とともに従来の構造と同
一部分に同一符号を付して詳述する。
一部分に同一符号を付して詳述する。
第１図に示すように、半導体基板１の上に素子分離酸
化膜2,ゲート電極膜10,第一層間絶縁膜3,高抵抗用薄膜1
1,第二層間絶縁膜4,アルミニウムで構成された金属配線
膜５を順次形成してある。
化膜2,ゲート電極膜10,第一層間絶縁膜3,高抵抗用薄膜1
1,第二層間絶縁膜4,アルミニウムで構成された金属配線
膜５を順次形成してある。
ここで、金属配線膜５よりも下層の複数の薄膜にわた
って、アライメントマーク用孔17を形成してある。具体
的には、アライメントマーク用孔17は素子分離酸化膜2,
ゲート電極膜10,第一層間絶縁膜3,高抵抗用薄膜11,第二
層間絶縁膜４それぞれに形成された孔17a,17b,17c,17d,
17eで構成されている。これら孔17a〜17eは素子分離酸
化膜2,ゲート電極膜10,第一層間絶縁膜3,高抵抗用薄膜1
1,第二層間絶縁膜４それぞれのエッチング工程で同軸状
に形成されているとともに、素子分離酸化膜２の孔17a
よりもゲート電極膜10の孔17bの孔径が大きく、この孔1
7bよりも第一層間絶縁膜３の孔17cの孔径が大きく、こ
の孔17cよりも高抵抗用薄膜11の孔17dの孔径が大きく、
この孔17dよりも第二層間絶縁膜４の孔17eの孔径が大き
いというように、下層の孔よりも上層の孔の方が大きい
孔径になっている。また第二層間絶縁膜４のエッチング
工程ではコンタクトホール６も形成される。
って、アライメントマーク用孔17を形成してある。具体
的には、アライメントマーク用孔17は素子分離酸化膜2,
ゲート電極膜10,第一層間絶縁膜3,高抵抗用薄膜11,第二
層間絶縁膜４それぞれに形成された孔17a,17b,17c,17d,
17eで構成されている。これら孔17a〜17eは素子分離酸
化膜2,ゲート電極膜10,第一層間絶縁膜3,高抵抗用薄膜1
1,第二層間絶縁膜４それぞれのエッチング工程で同軸状
に形成されているとともに、素子分離酸化膜２の孔17a
よりもゲート電極膜10の孔17bの孔径が大きく、この孔1
7bよりも第一層間絶縁膜３の孔17cの孔径が大きく、こ
の孔17cよりも高抵抗用薄膜11の孔17dの孔径が大きく、
この孔17dよりも第二層間絶縁膜４の孔17eの孔径が大き
いというように、下層の孔よりも上層の孔の方が大きい
孔径になっている。また第二層間絶縁膜４のエッチング
工程ではコンタクトホール６も形成される。
一方、金属配線膜５はリフロー法あるいは改良型スパ
ッタ蒸着法により形成されている。つまり、リフロー法
の場合には、スパッタ蒸着法により金属配線膜５を形成
し、この金属配線膜５に高エネルギーの光を照射して金
属配線膜５を瞬間的に溶融する。改良型スパッタ蒸着法
の場合には素子分離酸化膜2,ゲート電極膜10,第一層間
絶縁膜3,高抵抗用薄膜11,第二層間絶縁膜４を含む半導
体基板１にバイアス電圧や高圧を印加しながらスパッタ
蒸着を行う。これによりコンタクトホール６は金属配線
膜５を構成しているアルミニウムのような金属材料が埋
め込まれ、コンタクトホール６内で金属配線膜５が略平
坦になり、コンタクトホール６の段差被覆性が確保され
ている。一方、アライメントマーク用孔17のアスペクト
比が大きくなっているので、アライメントマーク用孔17
の素子分離酸化膜２の孔17aから第一層間絶縁膜３の孔1
7cまでは金属配線膜５が埋め込まれ、孔17cよりも上方
に位置している高抵抗用薄膜11の孔17dから第二層間絶
縁膜４の孔17eまでの埋め込みが不十分となっていると
いうように、アライメントマーク用孔17の部分で金属配
線膜５の表面に凹部18が明確に形成され、アライメント
マーク用孔17内の金属配線膜５に段差が確保されてい
る。
ッタ蒸着法により形成されている。つまり、リフロー法
の場合には、スパッタ蒸着法により金属配線膜５を形成
し、この金属配線膜５に高エネルギーの光を照射して金
属配線膜５を瞬間的に溶融する。改良型スパッタ蒸着法
の場合には素子分離酸化膜2,ゲート電極膜10,第一層間
絶縁膜3,高抵抗用薄膜11,第二層間絶縁膜４を含む半導
体基板１にバイアス電圧や高圧を印加しながらスパッタ
蒸着を行う。これによりコンタクトホール６は金属配線
膜５を構成しているアルミニウムのような金属材料が埋
め込まれ、コンタクトホール６内で金属配線膜５が略平
坦になり、コンタクトホール６の段差被覆性が確保され
ている。一方、アライメントマーク用孔17のアスペクト
比が大きくなっているので、アライメントマーク用孔17
の素子分離酸化膜２の孔17aから第一層間絶縁膜３の孔1
7cまでは金属配線膜５が埋め込まれ、孔17cよりも上方
に位置している高抵抗用薄膜11の孔17dから第二層間絶
縁膜４の孔17eまでの埋め込みが不十分となっていると
いうように、アライメントマーク用孔17の部分で金属配
線膜５の表面に凹部18が明確に形成され、アライメント
マーク用孔17内の金属配線膜５に段差が確保されてい
る。
したがってこの実施例の構造によれば、金属配線膜５
の形成後に、露光装置によるアライメントマーク用孔17
の位置検出が行われる際に、アライメントマーク用孔17
内で金属配線膜５の凹部18による段差が確保されている
ので、当該凹部18をアライメントマークとして、その位
置検出が容易となり、正常なマスク合わせが行える。し
かも、アライメントマーク用孔17を構成する孔17a〜17e
は下層の孔よりも上層の孔の孔径が大きくしてあるの
で、孔17a〜17e相互の位置合わせが容易になる。
の形成後に、露光装置によるアライメントマーク用孔17
の位置検出が行われる際に、アライメントマーク用孔17
内で金属配線膜５の凹部18による段差が確保されている
ので、当該凹部18をアライメントマークとして、その位
置検出が容易となり、正常なマスク合わせが行える。し
かも、アライメントマーク用孔17を構成する孔17a〜17e
は下層の孔よりも上層の孔の孔径が大きくしてあるの
で、孔17a〜17e相互の位置合わせが容易になる。
なお前記実施例ではアライメントマーク用孔17を半導
体基板１上の複数の薄膜全部にわたって形成したけれど
も、本発明においては金属配線膜５の膜厚や材料，リフ
ロー法や改良型スパッタ蒸着法の条件等により、アライ
メントマーク用孔17の上部に金属配線膜５の凹部18が明
確に形成できる範囲、例えば第二層間絶縁膜４と高抵抗
用薄膜11というように、金属配線膜５のすぐ下の２つ以
上の薄膜にわたって形成することも可能である。
体基板１上の複数の薄膜全部にわたって形成したけれど
も、本発明においては金属配線膜５の膜厚や材料，リフ
ロー法や改良型スパッタ蒸着法の条件等により、アライ
メントマーク用孔17の上部に金属配線膜５の凹部18が明
確に形成できる範囲、例えば第二層間絶縁膜４と高抵抗
用薄膜11というように、金属配線膜５のすぐ下の２つ以
上の薄膜にわたって形成することも可能である。
また、前記実施例では金属配線膜５よりも下層の薄膜
が５層構造であったが、本発明においてはコンタクトホ
ール17に対してアスペクト比や深さが十分確保できれ
ば、これに限定されるものではない。
が５層構造であったが、本発明においてはコンタクトホ
ール17に対してアスペクト比や深さが十分確保できれ
ば、これに限定されるものではない。
さらに、前記実施例では金属配線膜５をアルミニウム
で構成したが、本発明においてはアルミニウム以外の金
属材料でも適用できる。
で構成したが、本発明においてはアルミニウム以外の金
属材料でも適用できる。
［発明の効果］ 以上のように本発明によれば、アライメントマーク用
孔のアスペクト比を大きく設定できるので、金属配線膜
によるコンタクトホールの段差被覆性を良くするため
に、リフロー法や改良型スパッタ蒸着法を採用してもア
ライメントマーク用孔の上部に段差を確保することがで
き、もってアライメントマーク用孔の位置を正確に検出
して、金属配線膜のマスク合わせを高精度に行うことが
できる。
孔のアスペクト比を大きく設定できるので、金属配線膜
によるコンタクトホールの段差被覆性を良くするため
に、リフロー法や改良型スパッタ蒸着法を採用してもア
ライメントマーク用孔の上部に段差を確保することがで
き、もってアライメントマーク用孔の位置を正確に検出
して、金属配線膜のマスク合わせを高精度に行うことが
できる。
第１図は本発明の一実施例を示すコンタクトホールとア
ライメントマーク用孔との周辺部の断面図、第２図は従
来のスパッタ蒸着法によるコンタクトホールとアライメ
ントマーク用孔との周辺部の断面図、第３図は従来のリ
フロー法または改良型スパッタ蒸着法によるコンタクト
ホールとアライメントマーク用孔との周辺部の断面図で
ある。 １……半導体基板、２……素子分離酸化膜（薄膜）、３
……第一層間絶縁膜（薄膜）、４……第二層間絶縁膜
（薄膜）、５……金属配線膜、10……ゲート電極膜（薄
膜）、11……高抵抗用薄膜（薄膜）、17……アライメン
トマーク用孔。
ライメントマーク用孔との周辺部の断面図、第２図は従
来のスパッタ蒸着法によるコンタクトホールとアライメ
ントマーク用孔との周辺部の断面図、第３図は従来のリ
フロー法または改良型スパッタ蒸着法によるコンタクト
ホールとアライメントマーク用孔との周辺部の断面図で
ある。 １……半導体基板、２……素子分離酸化膜（薄膜）、３
……第一層間絶縁膜（薄膜）、４……第二層間絶縁膜
（薄膜）、５……金属配線膜、10……ゲート電極膜（薄
膜）、11……高抵抗用薄膜（薄膜）、17……アライメン
トマーク用孔。
Claims (3)
- 【請求項１】金属配線膜よりも下層の複数の薄膜にわた
ってそれぞれのエッチング工程で形成されるアライメン
トマーク用孔を形成したことを特徴とする半導体装置。 - 【請求項２】上記アライメントマーク用孔は、上記複数
の薄膜でそれぞれ互いに径が異なることを特徴とする請
求項１に記載の半導体装置。 - 【請求項３】上記アライメントマーク用孔は、上記複数
の薄膜で順次下層の孔よりも上層の孔の方が径が大きい
ことを特徴とする請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1276731A JP2890538B2 (ja) | 1989-10-24 | 1989-10-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1276731A JP2890538B2 (ja) | 1989-10-24 | 1989-10-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03138920A JPH03138920A (ja) | 1991-06-13 |
| JP2890538B2 true JP2890538B2 (ja) | 1999-05-17 |
Family
ID=17573557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1276731A Expired - Fee Related JP2890538B2 (ja) | 1989-10-24 | 1989-10-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2890538B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0582747A (ja) * | 1991-09-19 | 1993-04-02 | Fujitsu Ltd | 半導体装置 |
| JP2555964B2 (ja) * | 1993-12-10 | 1996-11-20 | 日本電気株式会社 | アライメント精度調査パターン |
| JP3239976B2 (ja) * | 1994-09-30 | 2001-12-17 | 株式会社東芝 | アライメントマーク、半導体装置の製造方法および半導体装置 |
| KR970051926A (ja) * | 1995-12-29 | 1997-07-29 | ||
| JP3211767B2 (ja) | 1998-03-27 | 2001-09-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| TWI288428B (en) | 2004-01-21 | 2007-10-11 | Seiko Epson Corp | Alignment method, method for manufacturing a semiconductor device, substrate for a semiconductor device, electronic equipment |
| TWI248115B (en) * | 2004-06-09 | 2006-01-21 | Nanya Technology Corp | Semiconductor device with multi-layer hard mask and method for contact etching thereof |
| JP4537834B2 (ja) * | 2004-11-16 | 2010-09-08 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP2007194464A (ja) * | 2006-01-20 | 2007-08-02 | Renesas Technology Corp | 半導体装置および半導体装置の製造方法 |
| KR100842494B1 (ko) * | 2007-06-25 | 2008-07-01 | 주식회사 동부하이텍 | 반도체 소자의 정렬키 형성 방법 |
| CN102509696B (zh) * | 2011-10-28 | 2016-04-06 | 上海华虹宏力半导体制造有限公司 | 对准标记的形成方法 |
| JP6222989B2 (ja) * | 2013-05-22 | 2017-11-01 | キヤノン株式会社 | 電子装置の製造方法 |
| US10453876B2 (en) * | 2015-04-20 | 2019-10-22 | Sakai Display Products Corporation | Method for manufacturing thin film transistor and display panel |
-
1989
- 1989-10-24 JP JP1276731A patent/JP2890538B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03138920A (ja) | 1991-06-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |