JPH01272133A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01272133A JPH01272133A JP10111388A JP10111388A JPH01272133A JP H01272133 A JPH01272133 A JP H01272133A JP 10111388 A JP10111388 A JP 10111388A JP 10111388 A JP10111388 A JP 10111388A JP H01272133 A JPH01272133 A JP H01272133A
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- JP
- Japan
- Prior art keywords
- layer
- polysilicon layer
- alignment
- oxide film
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000010410 layer Substances 0.000 claims abstract description 55
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 45
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- 238000007664 blowing Methods 0.000 claims 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 8
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Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はレーザトリミング回路（以下ＬＴ回路と略記
する）を有する半導体装置に関し、特にレーザトリミン
グのためのアライメントマークの構造に関するものであ
る。
する）を有する半導体装置に関し、特にレーザトリミン
グのためのアライメントマークの構造に関するものであ
る。
第２図は従来のＬＴ回路のアライメントマークの断面構
造を示し、図中、１は半導体基板、２はフィールド厚膜
酸化膜、３はアライメントマークとして形成された第２
ポリシリコン、４は第２ポリシリコン層とアルミ配線層
間の層間絶縁膜（例えばＰＳＧ膜）、５はアルミ配線層
である。
造を示し、図中、１は半導体基板、２はフィールド厚膜
酸化膜、３はアライメントマークとして形成された第２
ポリシリコン、４は第２ポリシリコン層とアルミ配線層
間の層間絶縁膜（例えばＰＳＧ膜）、５はアルミ配線層
である。
この回路のレーザトリミング時のアライメントは、前記
第２ポリシリコン層３からなるアラビノ −ントマー
クにより行われるのであるが、具体的には、ウェハ表面
よりレーザ光を前記アライメントマーク領域にスキャン
させ、そのレーザ光の反射光の散乱によりアライメント
マークである第２ポリシリコン層３の端部を検出するこ
とにより上記アライメントが行われる。このため、レー
ザの反射光の第２ポリシリコン端での散乱が大きいほど
アライメント精度が向上する。
第２ポリシリコン層３からなるアラビノ −ントマー
クにより行われるのであるが、具体的には、ウェハ表面
よりレーザ光を前記アライメントマーク領域にスキャン
させ、そのレーザ光の反射光の散乱によりアライメント
マークである第２ポリシリコン層３の端部を検出するこ
とにより上記アライメントが行われる。このため、レー
ザの反射光の第２ポリシリコン端での散乱が大きいほど
アライメント精度が向上する。
この散乱を大きくする方法としては、第２ポリシリコン
層の膜厚の厚膜化が有効である。
層の膜厚の厚膜化が有効である。
ところが、高抵抗負荷型ＳＲＡＭにおいては、第２ポリ
シリコン層により高抵抗層を形成するのが一般的であり
、かつこの膜厚を薄くすることによりＳＲＡＭの特徴で
ある低スタンドバイ電流化を行っている。この傾向は近
年さらに加速されているのが実情である。さらに、最近
のウェハプロセスでは微細化が進むと同時に、層間絶縁
膜の平坦化が益々重要となってきており、この平坦化が
進んだ場合アライメントマーク上に形成されたアルミ配
線の凹凸が減少し、レーザ反射光の散乱が減じ、アライ
メントの不備が生じるという問題がある。
シリコン層により高抵抗層を形成するのが一般的であり
、かつこの膜厚を薄くすることによりＳＲＡＭの特徴で
ある低スタンドバイ電流化を行っている。この傾向は近
年さらに加速されているのが実情である。さらに、最近
のウェハプロセスでは微細化が進むと同時に、層間絶縁
膜の平坦化が益々重要となってきており、この平坦化が
進んだ場合アライメントマーク上に形成されたアルミ配
線の凹凸が減少し、レーザ反射光の散乱が減じ、アライ
メントの不備が生じるという問題がある。
この発明は上記のような問題点を解消するためになされ
たもので、層間絶縁膜の平坦化が進んでも、レーザトリ
ミングのためのアライメント信号を的確に捕らえること
ができ、レーザトリミング時の歩留の低下を防止するこ
とができる半導体装置を得ることを目的とする。
たもので、層間絶縁膜の平坦化が進んでも、レーザトリ
ミングのためのアライメント信号を的確に捕らえること
ができ、レーザトリミング時の歩留の低下を防止するこ
とができる半導体装置を得ることを目的とする。
この発明に係る半導体装置はレーザトリミング回路のア
ライメントマークを、下地ポリシリコン層上に形成され
た層間絶縁膜と、該層間絶縁膜上に形成された上層ポリ
シリコン層とから構成したものである。
ライメントマークを、下地ポリシリコン層上に形成され
た層間絶縁膜と、該層間絶縁膜上に形成された上層ポリ
シリコン層とから構成したものである。
この発明においては、レーザトリミング用のアライメン
トマークを、上下２層のポリシリコン層の間の層間絶縁
膜と、上側のポリシリコン層とから構成したから、アラ
イメントマークの形成においては現状のプロセスを変更
することなく、パターン改訂のみで対応可能であり、ま
たアライメントマーク端部の段差が上層ポリシリコン層
の膜厚と層間絶縁膜の膜厚の和となり、このため上層ポ
リシリコン層の薄膜化が進んだ場合にも、レーザトリミ
ングのためのアライメント信号を的確に捕らえることが
でき、レーザトリミング時の歩留の低下を防止すること
ができる。
トマークを、上下２層のポリシリコン層の間の層間絶縁
膜と、上側のポリシリコン層とから構成したから、アラ
イメントマークの形成においては現状のプロセスを変更
することなく、パターン改訂のみで対応可能であり、ま
たアライメントマーク端部の段差が上層ポリシリコン層
の膜厚と層間絶縁膜の膜厚の和となり、このため上層ポ
リシリコン層の薄膜化が進んだ場合にも、レーザトリミ
ングのためのアライメント信号を的確に捕らえることが
でき、レーザトリミング時の歩留の低下を防止すること
ができる。
以下、この発明の一実施例を図について説明する。第１
図（１１）、 （ｂ）は本発明の一実施例による半導体
装置のレーザトリミング用アライメントマークの断面構
造、及び平面配置を示し、図において、１は半導体基板
、２はフィールド厚膜酸化膜、３はアライメントマーク
となっている第２ポリシリコン層、４はＰＳＧ膜、５は
アルミ配線層、６は第１ポリシリコン層、７は層間絶縁
膜、８はコンタクト工程レジストである。
図（１１）、 （ｂ）は本発明の一実施例による半導体
装置のレーザトリミング用アライメントマークの断面構
造、及び平面配置を示し、図において、１は半導体基板
、２はフィールド厚膜酸化膜、３はアライメントマーク
となっている第２ポリシリコン層、４はＰＳＧ膜、５は
アルミ配線層、６は第１ポリシリコン層、７は層間絶縁
膜、８はコンタクト工程レジストである。
次にこの実施例による半導体装置のアライメントマーク
の形成方法を第３図（ａｌ〜（ｄ）を用いて説明する。
の形成方法を第３図（ａｌ〜（ｄ）を用いて説明する。
まず、半導体基板１上にフィールド厚膜酸化膜２を形成
し、さらにこの酸化膜２の、アライメントマークとなる
、第２ポリシリコン層３が形成される領域一体にあらか
じめ、フィールド厚膜酸化膜２の保護用第１ポリシリコ
ン層６を形成する。
し、さらにこの酸化膜２の、アライメントマークとなる
、第２ポリシリコン層３が形成される領域一体にあらか
じめ、フィールド厚膜酸化膜２の保護用第１ポリシリコ
ン層６を形成する。
次に第１ポリシリコン層６上に、これと後工程で形成さ
れる第２ポリシリコン層とを絶縁する層間絶縁膜（酸化
膜）７を形成する（第３図（ａ））。
れる第２ポリシリコン層とを絶縁する層間絶縁膜（酸化
膜）７を形成する（第３図（ａ））。
次に、ウェハ全面に第２ポリシリコン層をＣＶＤ法によ
り形成し、写真食刻法によりレーザトリミング用のアラ
イメントマーク３及びトリミング用ヒユーズ（図示せず
）を形成する（第３回申））。
り形成し、写真食刻法によりレーザトリミング用のアラ
イメントマーク３及びトリミング用ヒユーズ（図示せず
）を形成する（第３回申））。
次にＣＶＤ法により前記アライメントマーク３を含む全
面に、第２のポリシリコン層とその上層に配置されるア
ミル配線層とを絶縁する層間絶縁膜（酸化膜）４を形成
する（第３図（Ｃ））。
面に、第２のポリシリコン層とその上層に配置されるア
ミル配線層とを絶縁する層間絶縁膜（酸化膜）４を形成
する（第３図（Ｃ））。
次にコンタクトホール形成用のレジストパターン８を用
いて、前記レーザトリミング用の第２ポリシリコン層に
より形成されたアライメントマーク３を含む領域にレジ
ストの開孔部を形成する。
いて、前記レーザトリミング用の第２ポリシリコン層に
より形成されたアライメントマーク３を含む領域にレジ
ストの開孔部を形成する。
この状態にてコンタクトホール領域内の酸化膜エッチを
行うと同時に、第２ポリシリコン上の酸化膜をエツチン
グする。さらに、第２ポリシリコン層と第１ポリシリコ
ン層間の層間絶縁膜７も、第１ポリシリコン層６の表面
が露光するまでエツチングする（第３図（ｄ））。
行うと同時に、第２ポリシリコン上の酸化膜をエツチン
グする。さらに、第２ポリシリコン層と第１ポリシリコ
ン層間の層間絶縁膜７も、第１ポリシリコン層６の表面
が露光するまでエツチングする（第３図（ｄ））。
その後、前記レジスト８を除去し、スパッタ法によりア
ルミ配線５を形成し、写真食刻法によりアライメントマ
ークの領域をアルミ配線層にて覆う（第１図（ａ））。
ルミ配線５を形成し、写真食刻法によりアライメントマ
ークの領域をアルミ配線層にて覆う（第１図（ａ））。
このように本実施例ではコンタク−トホール形成のため
の酸化膜エッチ時に、レーザトリミング用アライメント
マークとなる第２ポリシリコン層上のＰＳＧ膜をエツチ
ングし、同時に第２ポリシリコン層と第１ポリシリコン
層間の層間酸化膜もエツチングするようにしたので、ア
ライメントマークとなるパターン端部の段差が第２ポリ
シリコン層の膜厚３と、層間絶縁膜７の膜厚との和とな
り、このためレーザトリミング時のアライメントマーク
用レーザ光の第２ポリシリコン端での散乱が大きくなり
、層間絶縁膜の平坦化が進んでも、レーザプローのため
のアライメントを容易に行うことができ、この結果レー
ザトリミング時の歩留の低下を防止することができる。
の酸化膜エッチ時に、レーザトリミング用アライメント
マークとなる第２ポリシリコン層上のＰＳＧ膜をエツチ
ングし、同時に第２ポリシリコン層と第１ポリシリコン
層間の層間酸化膜もエツチングするようにしたので、ア
ライメントマークとなるパターン端部の段差が第２ポリ
シリコン層の膜厚３と、層間絶縁膜７の膜厚との和とな
り、このためレーザトリミング時のアライメントマーク
用レーザ光の第２ポリシリコン端での散乱が大きくなり
、層間絶縁膜の平坦化が進んでも、レーザプローのため
のアライメントを容易に行うことができ、この結果レー
ザトリミング時の歩留の低下を防止することができる。
以上のように、この発明に係る半導体装置によれば、レ
ーザトリミング用のアライメントマークとなるパターン
層を、上下２層のポリシリコン層の間の層間絶縁膜と、
上側のポリシリコン層とから構成したので、アライメン
トマーク層の端部での段差が大きくなり、レーザトリミ
ング時のアライメント精度が向上し、これにより層間絶
縁膜の平坦化が進んだ場合にもレーザトリミングでの歩
留の低下を防止することができる。
ーザトリミング用のアライメントマークとなるパターン
層を、上下２層のポリシリコン層の間の層間絶縁膜と、
上側のポリシリコン層とから構成したので、アライメン
トマーク層の端部での段差が大きくなり、レーザトリミ
ング時のアライメント精度が向上し、これにより層間絶
縁膜の平坦化が進んだ場合にもレーザトリミングでの歩
留の低下を防止することができる。
第１図は本発明の一実施例による半導体装置のレーザト
リミング用のアライメントマークを説明するための図、
第２図は従来の半導体装置のレーザトリミング用アライ
メントマークを示す断面図、第３図は本発明によるレー
ザトリミング用アライメントマークの形成方法を示す断
面図である。 １・・・半導体基板、２・・・フィールド厚膜酸化膜、
３・・・アライメントマーク、４・・・ＰＳＧ膜、５・
・・アルミ配線層、６・・・第１ポリシリコン層、７・
・・層間絶縁膜、８・・・コンタクト工程レジスト。 なお、図中同一符号は同−又は相当部分を示す。
リミング用のアライメントマークを説明するための図、
第２図は従来の半導体装置のレーザトリミング用アライ
メントマークを示す断面図、第３図は本発明によるレー
ザトリミング用アライメントマークの形成方法を示す断
面図である。 １・・・半導体基板、２・・・フィールド厚膜酸化膜、
３・・・アライメントマーク、４・・・ＰＳＧ膜、５・
・・アルミ配線層、６・・・第１ポリシリコン層、７・
・・層間絶縁膜、８・・・コンタクト工程レジスト。 なお、図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）レーザトリミング回路を有し、該回路のヒューズ
及びヒューズブローのためのアライメントマークにポリ
シリコン層を用いている半導体記憶メモリにおいて、 上記アライメントマークポリシリコン層とその下側の下
層ポリシリコン層との間に挿入された層間絶縁膜を備え
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10111388A JPH01272133A (ja) | 1988-04-22 | 1988-04-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10111388A JPH01272133A (ja) | 1988-04-22 | 1988-04-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01272133A true JPH01272133A (ja) | 1989-10-31 |
Family
ID=14292020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10111388A Pending JPH01272133A (ja) | 1988-04-22 | 1988-04-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01272133A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270255A (en) * | 1993-01-08 | 1993-12-14 | Chartered Semiconductor Manufacturing Pte, Ltd. | Metallization process for good metal step coverage while maintaining useful alignment mark |
| US6040754A (en) * | 1998-06-11 | 2000-03-21 | Uchihashi Estec Co., Ltd. | Thin type thermal fuse and manufacturing method thereof |
| US7477130B2 (en) | 2005-01-28 | 2009-01-13 | Littelfuse, Inc. | Dual fuse link thin film fuse |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63119528A (ja) * | 1986-11-07 | 1988-05-24 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS63136544A (ja) * | 1986-11-27 | 1988-06-08 | Sony Corp | 半導体装置 |
-
1988
- 1988-04-22 JP JP10111388A patent/JPH01272133A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63119528A (ja) * | 1986-11-07 | 1988-05-24 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS63136544A (ja) * | 1986-11-27 | 1988-06-08 | Sony Corp | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270255A (en) * | 1993-01-08 | 1993-12-14 | Chartered Semiconductor Manufacturing Pte, Ltd. | Metallization process for good metal step coverage while maintaining useful alignment mark |
| US6040754A (en) * | 1998-06-11 | 2000-03-21 | Uchihashi Estec Co., Ltd. | Thin type thermal fuse and manufacturing method thereof |
| US7477130B2 (en) | 2005-01-28 | 2009-01-13 | Littelfuse, Inc. | Dual fuse link thin film fuse |
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