JP2993339B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2993339B2
JP2993339B2 JP5304441A JP30444193A JP2993339B2 JP 2993339 B2 JP2993339 B2 JP 2993339B2 JP 5304441 A JP5304441 A JP 5304441A JP 30444193 A JP30444193 A JP 30444193A JP 2993339 B2 JP2993339 B2 JP 2993339B2
Authority
JP
Japan
Prior art keywords
metal
wiring
resist film
insulating layer
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP5304441A
Other languages
English (en)
Other versions
JPH07161684A (ja
Inventor
雅彦 名倉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yamaha Corp
Original Assignee
Yamaha Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yamaha Corp filed Critical Yamaha Corp
Priority to JP5304441A priority Critical patent/JP2993339B2/ja
Priority to US08/346,672 priority patent/US5851856A/en
Priority to TW083111159A priority patent/TW280015B/zh
Priority to KR1019940032714A priority patent/KR0161720B1/ko
Publication of JPH07161684A publication Critical patent/JPH07161684A/ja
Application granted granted Critical
Publication of JP2993339B2 publication Critical patent/JP2993339B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/94—Laser ablative material removal

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体集積回路等に
用いて好適な半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路の製造方法として、基本
素子群または基本論理回路のまとまり（セル）を格子状
に配列した半導体チップを予め製造しておき、この半導
体チップの配線経路のみを変えて多品種のＬＳＩに対応
して設計、および製造する方法（ゲート・アレイ方式）
が知られている。また、このようなゲート・アレイ方式
において、上記ＬＳＩの設計時に、レーザ等を用いて不
要な配線接続箇所を切断する方法がある。この方法で
は、配線パターンを形成し、その上部全面に保護膜を堆
積させた後、切断する配線の上部に形成された保護膜を
除去することによって窓を形成し、該窓において露出し
た配線を切断する。以上のような方法により、短時間で
ＬＳＩの回路形成（カスタマイズ）することが可能とな
る。なお、このような方法で製造される集積回路とし
て、例えば、Quick Technology社によるLaser Programa
ble Gate Array(LPGA)等がある。
【０００３】ここで、図２に、上述した集積回路の平面
図を示す。この図に示すように、基板表面に窓Ｗ１〜Ｗ
３が形成されており、各窓Ｗ１〜Ｗ３において第２配線
金属が露出している。この図２におけるＡ−Ａ’断面図
を図３に示す。図３に示すように、第１配線金属Ｍ１上
に堆積された第２層間絶縁膜２の上面に、第２配線金属
Ｍ２が形成され、その第２配線金属Ｍ２上に保護膜であ
る絶縁膜３が堆積されて、切断すべき第２配線金属Ｍ２
を露出させる窓Ｗ２が形成される。上述した各絶縁膜と
しては、例えばＳｉＮ等の窒化膜、もしくはＳｉＯ等の
酸化膜が用いられる。
【０００４】上記窓Ｗ２を形成する方法を以下に説明す
る。図４に示すように、第２層間絶縁膜２上に第２配線
金属Ｍ２を形成した後、この第２層間絶縁膜２および第
２配線金属Ｍ２の表面に、ＳｉＮ等の絶縁膜３をＣＶＤ
法により堆積する。そして、第２配線金属Ｍ２を露出さ
せるために、フォトレジスト４を用いて絶縁膜３上にパ
ターンを形成する。そして、絶縁膜３のうち、フォトレ
ジスト４により覆われていない部分のみエッチングす
る。この時、第２層間絶縁膜２と絶縁膜３とのエッチン
グ選択性を利用して、加工を行う。その結果、図３に示
すような窓Ｗ２が形成される。
【０００５】ところで、上述した方法によれば、第２配
線金属Ｍ２の下地となる第２層間絶縁膜２と、第２配線
金属Ｍ２を覆う絶縁膜３との膜質が同一もしくは類似で
ある場合、もしくは、第２層間絶縁膜２と絶縁膜３とが
異質であっても、エッチングに用いられるガスによって
は、それらのエッチング選択性を十分に確保することが
できない場合がある。従って、そのような場合には、図
５に示すように、エッチングを行う際に、絶縁膜３の下
部の第２層間絶縁膜２をもエッチングしてしまい、その
下の第１配線金属Ｍ１を露出させてしまうという問題が
あった。
【０００６】このような点を解決するために、窓の幅Ｗ
Mを制御する方法がとられている。この方法によれば、
図６（ａ）に示すように、フォトレジスト４を、各々の
間隔が絶縁膜３の凸部の幅ＷTより小さく、かつ、第２
配線金属Ｍ２の幅ＷMより大きくなるよう形成し、エッ
チングを行う。その結果、図６（ｂ）に示すように、幅
ＷWを有する窓Ｗ２’が形成される。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
たような方法においては、図７（ａ）に示すように、フ
ォトレジスト４によるパターンの形成において開口部の
位置がずれると、図８（ａ）に示すように、第２配線金
属Ｍ２の上部に絶縁膜３が残ってしまったり、深く削ら
れる部分が生じてしまう場合があった。また、図７
（ｂ）および（ｃ）に示すようにフォトレジスト４のパ
ターンの寸法にゆらぎが生じると、図８（ｂ）および
（ｃ）に示すように、深く削られる部分が生じたり、第
２配線金属Ｍ２の上部に絶縁膜３が残ったりして、幅Ｗ
Wを有する窓を得ることができない場合があった。従っ
て、十分に第２配線金属Ｍ２を露出させることができな
かったり、下層の第１配線金属Ｍ１を露出させたりする
ため、第２配線金属Ｍ２の所望の箇所の切断を精度良く
行うことができないという問題があった。
【０００８】この発明は、このような背景の下になされ
たもので、他の部分にダメージを与えることなく、か
つ、高精度に、配線金属を露出させる窓を形成すること
ができる半導体装置の製造方法を提供することを目的と
する。
【０００９】
【課題を解決するための手段】この発明による半導体装
置の製造方法は、配線となる金属の施された基板上に積
層形成された絶縁層の全面に亙って、表面が平坦となる
まで、前記絶縁層とは異なる物質からなる第１のレジス
ト膜を塗布し、前記配線となる金属の上面に積層された
前記絶縁層の表面が露出するまで、前記第１のレジスト
膜を除去し、前記露出した絶縁層の表面と前記第１のレ
ジスト膜の表面とに、第２のレジスト膜によって耐エッ
チング・パターンを形成し、前記絶縁層のうち、前記第
１のレジスト膜および前記第２のレジスト膜によって覆
われていない部分のみ選択除去し、前記配線となる金属
の幅と該配線となる金属の両側面に形成された絶縁層の
膜厚で決定される幅の窓を形成して、前記配線となる金
属の所定位置を露出させることを特徴としている。
【００１０】
【作用】上記方法によれば、配線となる金属の上面に積
層された絶縁層の表面を除き、その他の部分は全て第１
のレジスト膜で覆われているため、エッチングを行う際
に、絶縁層とその下の物質とのエッチング選択性を考慮
する必要がない。また、配線となる金属の所定位置を露
出させる窓を形成する場合、その窓の幅は、配線となる
金属の幅と、該配線となる金属の側面に形成された絶縁
層の膜厚によって決定される。そのため、第２のレジス
ト膜によってパターンを形成する際の多少のずれや、第
２のレジスト膜の寸法のゆらぎ等が生じても、配線とな
る金属を十分に露出させることができる。
【００１１】
【実施例】以下、図面を参照して、この発明の一実施例
について説明する。図１はこの発明の一実施例による半
導体装置の製造方法を示す図である。図１（ａ）に示す
ように、例えばＳｉＯ等の図示しない絶縁膜上に金属パ
ターンが形成され、該絶縁膜および金属Ｍの表面にＳｉ
Ｏ等の絶縁膜２０が形成されている。まず、絶縁膜２０
上に、例えばフォトレジスト、ポリイミド等のような、
絶縁膜２０とは異なる物質からなるレジスト膜３０を、
塗布等の手法により形成する。この場合、金属Ｍ等によ
る凹凸に係わりなく、表面が平坦になるまでレジスト膜
３０を形成する。
【００１２】次に、図１（ｂ）に示すように、絶縁膜２
０の凸部の表面が露出する程度に、レジスト膜３０をエ
ッチング等によって削り込む。そして、図１（ｃ）に示
すように、フォトレジスト４を用いて、絶縁膜２０およ
びレジスト膜３０の上面にパターンを形成する。その
後、エッチングを行うことにより、金属Ｍの上部ＴＰお
よび側壁ＳＤに形成されている絶縁膜２０を除去する。
そして、フォトレジスト４およびレジスト膜３０を取り
除く。この結果、図１（ｄ）に示すように、幅Ｗ Pを有
する窓Ｗが形成される。
【００１３】この時、金属Ｍの上部ＴＰおよび側壁ＳＤ
以外の部分の絶縁膜２０は、レジスト膜３０によって覆
われているため、エッチングされない。従って、窓Ｗの
左右方向の幅は、フォトレジスト４のパターンに依存せ
ずに、金属Ｍの幅と、金属Ｍの側壁ＳＤに形成されてい
る絶縁膜２０の膜厚とによって自己整合的（セルフ・ア
ライン）に決定される。
【００１４】
【発明の効果】以上説明したように、この発明によれ
ば、配線となる金属の施された基板上に積層形成された
絶縁層の全面に亙って、表面が平坦となるまで、前記絶
縁層とは異なる物質からなる第１のレジスト膜を塗布
し、前記配線となる金属の上面に積層された前記絶縁層
の表面が露出するまで、前記第１のレジスト膜を除去
し、前記露出した絶縁層の表面と前記第１のレジスト膜
の表面とに、第２のレジスト膜によって耐エッチング・
パターンを形成し、前記絶縁層のうち、前記第１のレジ
スト膜および前記第２のレジスト膜によって覆われてい
ない部分のみ選択除去し、前記配線となる金属の所定位
置を露出させるようにしたので、配線となる金属の上面
に積層された絶縁層の表面を除き、その他の部分は全て
第１のレジスト膜で覆われているため、エッチングを行
う際に、絶縁層とその下の物質とのエッチング選択性を
考慮する必要がない。また、配線となる金属の所定位置
を露出させる窓を形成すべく絶縁層を除去する場合、そ
の窓の幅は、配線となる金属の幅と、該配線となる金属
の側面に形成された絶縁層の膜厚とによって、自己整合
的（セルフ・アライン）に決定される。従って、窓の幅
のばらつきが小さくなる。同時に、窓の幅を十分に広く
とることができるので、寸法のゆらぎを意識して第２の
レジスト膜によるパターンの形成を高精度に行う必要が
ない。以上のことから、製造プロセスにおいて配線領域
の余裕が発生し、その結果、歩留の向上を実現すること
ができるという効果がある。
【図面の簡単な説明】
【図１】 この発明の一実施例による半導体装置の製造
方法における窓Ｗの形成工程を示す断面図である。
【図２】 基板上に形成された窓Ｗ１〜Ｗ３を示す平面
図である。
【図３】 第２配線金属Ｍ２を示す概略断面図である。
【図４】 従来の半導体装置の製造方法における窓の形
成方法を説明する断面図である。
【図５】 図４に示す従来の窓の形成方法の問題を説明
する断面図である。
【図６】 従来の半導体装置の製造方法における窓の形
成方法を説明する断面図である。
【図７】 図６に示す従来の窓の形成方法の問題を説明
する断面図である。
【図８】 図６に示す従来の窓の形成方法の問題を説明
する断面図である。
【符号の説明】
Ｍ……金属（配線層）、Ｗ……窓、２０……絶縁膜（絶
縁層）、３０……レジスト膜（第１のレジスト膜）、４
……フォトレジスト（第２のレジスト膜）。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 配線となる金属の施された基板上に積層
    形成された絶縁層の全面に亙って、表面が平坦となるま
    で、前記絶縁層とは異なる物質からなる第１のレジスト
    膜を塗布し、 前記配線となる金属の上面に積層された前記絶縁層の表
    面が露出するまで、前記第１のレジスト膜を除去し、 前記露出した絶縁層の表面と前記第１のレジスト膜の表
    面とに、第２のレジスト膜によって耐エッチング・パタ
    ーンを形成し、 前記絶縁層のうち、前記第１のレジスト膜および前記第
    ２のレジスト膜によって覆われていない部分のみ選択除
    去し、前記配線となる金属の幅と該配線となる金属の両
    側面に形成された絶縁層の膜厚で決定される幅の窓を形
    成して、前記配線となる金属の所定位置を露出させるこ
    とを特徴とする半導体装置の製造方法。
JP5304441A 1993-12-03 1993-12-03 半導体装置の製造方法 Expired - Fee Related JP2993339B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP5304441A JP2993339B2 (ja) 1993-12-03 1993-12-03 半導体装置の製造方法
US08/346,672 US5851856A (en) 1993-12-03 1994-11-30 Manufacture of application-specific IC
TW083111159A TW280015B (ja) 1993-12-03 1994-11-30
KR1019940032714A KR0161720B1 (ko) 1993-12-03 1994-12-03 반도체 장치의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5304441A JP2993339B2 (ja) 1993-12-03 1993-12-03 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH07161684A JPH07161684A (ja) 1995-06-23
JP2993339B2 true JP2993339B2 (ja) 1999-12-20

Family

ID=17933051

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5304441A Expired - Fee Related JP2993339B2 (ja) 1993-12-03 1993-12-03 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US5851856A (ja)
JP (1) JP2993339B2 (ja)
KR (1) KR0161720B1 (ja)
TW (1) TW280015B (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6767828B2 (en) * 2001-10-05 2004-07-27 International Business Machines Corporation Method for forming patterns for semiconductor devices
JP4282447B2 (ja) * 2003-11-26 2009-06-24 株式会社東芝 リソグラフィ評価方法、リソグラフィプロセスおよびプログラム
TW200805805A (en) 2006-07-10 2008-01-16 Fci Connectors Singapore Pte Card edge connector and latch thereof
KR20090077511A (ko) * 2008-01-11 2009-07-15 삼성전자주식회사 콘택홀 형성 방법 및 이를 포함하는 반도체 소자의 제조방법.

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5414165A (en) * 1977-07-05 1979-02-02 Oki Electric Ind Co Ltd Selective oxidation method for semiconductor substrate
JPS5546582A (en) * 1978-09-29 1980-04-01 Nec Corp Method of fabricating semiconductor device
JPS5840852A (ja) * 1981-09-03 1983-03-09 Toshiba Corp 相補型ｍｏｓ半導体装置及びその製造方法
FR2537779B1 (fr) * 1982-12-10 1986-03-14 Commissariat Energie Atomique Procede de positionnement d'un trou de contact electrique entre deux lignes d'interconnexion d'un circuit integre
JPS6037165A (ja) * 1983-08-08 1985-02-26 Fuji Electric Corp Res & Dev Ltd 半導体装置の製造方法
JPS6060766A (ja) * 1983-09-14 1985-04-08 Toshiba Corp 半導体装置の製造方法
FR2561443B1 (fr) * 1984-03-19 1986-08-22 Commissariat Energie Atomique Procede pour interconnecter les zones actives et/ou les grilles d'un circuit integre cmos
JPS6122650A (ja) * 1984-07-11 1986-01-31 Hitachi Ltd 欠陥救済方法および装置
JPS61111563A (ja) * 1984-11-05 1986-05-29 Mitsubishi Electric Corp 半導体装置の金属配線切断方法
FR2577141B1 (fr) * 1985-02-13 1993-11-12 Elf France Protection des hydrocarbures contre l'action de microorganismes
US4689112A (en) * 1985-05-17 1987-08-25 Emergent Technologies Corporation Method and apparatus for dry processing of substrates
US4666553A (en) * 1985-08-28 1987-05-19 Rca Corporation Method for planarizing multilayer semiconductor devices
US4675984A (en) * 1985-09-19 1987-06-30 Rca Corporation Method of exposing only the top surface of a mesa
US4740485A (en) * 1986-07-22 1988-04-26 Monolithic Memories, Inc. Method for forming a fuse
US4829025A (en) * 1987-10-02 1989-05-09 Advanced Micro Devices, Inc. Process for patterning films in manufacture of integrated circuit structures
JP2708451B2 (ja) * 1988-03-16 1998-02-04 株式会社日立製作所 エネルギビームを用いた加工方法
US5139963A (en) * 1988-07-02 1992-08-18 Hitachi, Ltd. Method and a system for assisting mending of a semiconductor integrated circuit, and a wiring structure and a wiring method suited for mending a semiconductor integrated circuit
US5021121A (en) * 1990-02-16 1991-06-04 Applied Materials, Inc. Process for RIE etching silicon dioxide
US5173442A (en) * 1990-07-23 1992-12-22 Microelectronics And Computer Technology Corporation Methods of forming channels and vias in insulating layers
US5096850A (en) * 1991-04-23 1992-03-17 Harris Corporation Method of laser trimming
US5466636A (en) * 1992-09-17 1995-11-14 International Business Machines Corporation Method of forming borderless contacts using a removable mandrel

Also Published As

Publication number Publication date
TW280015B (ja) 1996-07-01
US5851856A (en) 1998-12-22
KR0161720B1 (ko) 1999-02-01
JPH07161684A (ja) 1995-06-23

Similar Documents

Publication Publication Date Title
US5136354A (en) Semiconductor device wafer with interlayer insulating film covering the scribe lines
JPH01313956A (ja) 集積回路チップを切り離す方法
JP2575795B2 (ja) 半導体装置の製造方法
US5237199A (en) Semiconductor device with interlayer insulating film covering the chip scribe lines
JPH01315163A (ja) 半導体集積回路装置の製造方法
JP2993339B2 (ja) 半導体装置の製造方法
US6348414B1 (en) Method for forming fine metal patterns by using damascene technique
JPH09129732A (ja) 半導体装置の製造方法
JP2808674B2 (ja) 半導体装置の製造方法
US20060148256A1 (en) Method for forming patterns aligned on either side of a thin film
JP2913716B2 (ja) 半導体装置
KR100356791B1 (ko) 반도체 소자의 퓨즈 형성 방법
JPH0346977B2 (ja)
JP3066609B2 (ja) 半導体ウエハ
JPH06310597A (ja) 半導体装置
JPS58207652A (ja) 半導体装置の製造方法
JPH07135183A (ja) 薄膜の加工方法
JP3223904B2 (ja) 半導体装置の製造方法
JP2737256B2 (ja) 半導体装置の製造方法
JPH09181077A (ja) 半導体装置およびその製造方法
JPH01272133A (ja) 半導体装置
JP2830798B2 (ja) 半導体装置のダイシングライン部の形成方法
JPS6351657A (ja) 金属パタ−ンの形成方法
JPH06163688A (ja) 半導体集積回路装置
JPH0590198A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19990921

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313532

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071022

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081022

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091022

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101022

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101022

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111022

Year of fee payment: 12

LAPS Cancellation because of no payment of annual fees