JPH06163688A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH06163688A JPH06163688A JP31192392A JP31192392A JPH06163688A JP H06163688 A JPH06163688 A JP H06163688A JP 31192392 A JP31192392 A JP 31192392A JP 31192392 A JP31192392 A JP 31192392A JP H06163688 A JPH06163688 A JP H06163688A
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- Japan
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- scribe
- wiring
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Abstract
(57)【要約】
【目的】 ウェハーの上でのチップとスクライブ領域と
の段差によるパターン異常，膜厚異常等を防止する。 【構成】 ウェハー上で素子形成領域とスクライブ領域
の境界近傍の素子形成領域上（ＬＯＣＯＳ１２上）に、
ポリシリコン配線１６を素子形成領域全体を囲むように
隆起して形成し、さらに１Ａｌ下層間膜１３に、ポリシ
リコン配線１６と同様に１Ａｌ配線１７を形成する。こ
れにより、１Ａｌ以降のフォトレジストの塗布，シリカ
塗布時に塗布液のスクライブ領域への流れ込みを防止
し、素子形成領域での塗布膜の膜厚を均一化してパター
ン異常，膜厚異常を防止する。
の段差によるパターン異常，膜厚異常等を防止する。 【構成】 ウェハー上で素子形成領域とスクライブ領域
の境界近傍の素子形成領域上（ＬＯＣＯＳ１２上）に、
ポリシリコン配線１６を素子形成領域全体を囲むように
隆起して形成し、さらに１Ａｌ下層間膜１３に、ポリシ
リコン配線１６と同様に１Ａｌ配線１７を形成する。こ
れにより、１Ａｌ以降のフォトレジストの塗布，シリカ
塗布時に塗布液のスクライブ領域への流れ込みを防止
し、素子形成領域での塗布膜の膜厚を均一化してパター
ン異常，膜厚異常を防止する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
構造に関し、特にスクライブ領域近傍の構造に関する。
構造に関し、特にスクライブ領域近傍の構造に関する。
【０００２】
【従来の技術】一般に半導体集積回路装置には、ウェハ
ー上に形成された複数個のチップを分離するためのスク
ライブ領域がある。図３，４は、従来例１に係る半導体
集積回路装置のスクライブ領域を示す図である。Ｓｉ基
板１１上のスクライブ領域には、ＬＯＣＯＳ１２が形成
されず、１Ａｌ下層間膜１３，１−２Ａｌ間層間膜１
４，カバー膜１５のそれぞれをパターニングし、かつエ
ッチングすることにより、Ｓｉ基板１１を露出させ、そ
れぞれＬＯＣＯＳ端５，コンタクト端６，スルーホール
端７，カバー端８が形成されていた。９はパッドであ
る。
ー上に形成された複数個のチップを分離するためのスク
ライブ領域がある。図３，４は、従来例１に係る半導体
集積回路装置のスクライブ領域を示す図である。Ｓｉ基
板１１上のスクライブ領域には、ＬＯＣＯＳ１２が形成
されず、１Ａｌ下層間膜１３，１−２Ａｌ間層間膜１
４，カバー膜１５のそれぞれをパターニングし、かつエ
ッチングすることにより、Ｓｉ基板１１を露出させ、そ
れぞれＬＯＣＯＳ端５，コンタクト端６，スルーホール
端７，カバー端８が形成されていた。９はパッドであ
る。
【０００３】また、特開平３−１１６９４６号公報に記
載された従来例２では図５に示すように、Ｓｉ基板１１
の素子領域２０をエッチング処理してスクライブ領域１
９より低くした後、従来例１と同様な工程で半導体集積
回路を形成する構造を提案している。
載された従来例２では図５に示すように、Ｓｉ基板１１
の素子領域２０をエッチング処理してスクライブ領域１
９より低くした後、従来例１と同様な工程で半導体集積
回路を形成する構造を提案している。
【０００４】さらに特開平３−２６３８５３号公報に記
載された従来例３では、図６（ａ），（ｂ）に示すよう
に、従来例１のようにスクライブ領域の層間膜をパター
ニング，エッチングすることにより、Ｓｉ基板１１を露
出させるのではなく、スクライブ領域１９にはＬＯＣＯ
Ｓ１２を形成せず、１Ａｌ下層間膜１３に細長いコンタ
クト４を複数形成し、このコンタクト４をカバーし、さ
らにスルーホール２１の台座となるように１Ａｌ配線１
７を形成する。同様に１−２Ａｌ層間膜１４に細長いス
ルーホール２１を形成し、このスルーホール２１をカバ
ーするように２Ａｌ配線１８を形成し、パッド９以外の
領域には、カバー膜１５を残す構造となっている。
載された従来例３では、図６（ａ），（ｂ）に示すよう
に、従来例１のようにスクライブ領域の層間膜をパター
ニング，エッチングすることにより、Ｓｉ基板１１を露
出させるのではなく、スクライブ領域１９にはＬＯＣＯ
Ｓ１２を形成せず、１Ａｌ下層間膜１３に細長いコンタ
クト４を複数形成し、このコンタクト４をカバーし、さ
らにスルーホール２１の台座となるように１Ａｌ配線１
７を形成する。同様に１−２Ａｌ層間膜１４に細長いス
ルーホール２１を形成し、このスルーホール２１をカバ
ーするように２Ａｌ配線１８を形成し、パッド９以外の
領域には、カバー膜１５を残す構造となっている。
【０００５】
【発明が解決しようとする課題】図３及び図４に示す従
来例１では、スクライブ領域のＳｉ基板を最終的に露出
させるため、スクライブ領域のＬＯＣＯＳを形成せず、
図４のようにコンタクト，スルーホール，カバー工程で
各層間膜をエッチングしているので、大きな段差が形成
され、素子形成領域に対しスクライブ領域が大きく凹ん
だ形状となる。この凹みは、製造工程におけるフォトレ
ジストの塗布，層間膜形成時のシリカ塗布布等におい
て、塗布膜の局所的薄膜化の原因となり、パターニング
異常，層間膜異常を引き起こすという問題点があった。
来例１では、スクライブ領域のＳｉ基板を最終的に露出
させるため、スクライブ領域のＬＯＣＯＳを形成せず、
図４のようにコンタクト，スルーホール，カバー工程で
各層間膜をエッチングしているので、大きな段差が形成
され、素子形成領域に対しスクライブ領域が大きく凹ん
だ形状となる。この凹みは、製造工程におけるフォトレ
ジストの塗布，層間膜形成時のシリカ塗布布等におい
て、塗布膜の局所的薄膜化の原因となり、パターニング
異常，層間膜異常を引き起こすという問題点があった。
【０００６】また、図５に示す従来例２は、従来例１の
欠点を解決するため、予めＳｉ基板の素子形成領域のみ
をエッチングしてスクライブ領域よりも低くしておき、
従来例１と同様の製造方法を用いて最終的に素子形成領
域とスクライブ領域の段差を少なくする方法であるが、
Ｓｉ基板のエッチングはフォトリソグラフィー工程，エ
ッチング工程等の多くの追加工程が必要であり、また、
そのエッチングもかなりの量が必要である。
欠点を解決するため、予めＳｉ基板の素子形成領域のみ
をエッチングしてスクライブ領域よりも低くしておき、
従来例１と同様の製造方法を用いて最終的に素子形成領
域とスクライブ領域の段差を少なくする方法であるが、
Ｓｉ基板のエッチングはフォトリソグラフィー工程，エ
ッチング工程等の多くの追加工程が必要であり、また、
そのエッチングもかなりの量が必要である。
【０００７】さらにエッチング後の平坦性，ダメージ等
も十分な注意が必要となり、工程増加，特性悪化等の問
題がある。
も十分な注意が必要となり、工程増加，特性悪化等の問
題がある。
【０００８】図６に示す従来例３でも、従来例１の欠点
を解決するための方法であるが、スクライブ領域に目合
せ用パターン，チェック用パターン、その他の周辺パタ
ーンを挿入した場合は、平坦化できず、従来例１と同様
の問題が発生し、またスクライブ領域に層間膜，配線金
属等が残っているため、ダイシング時にダイサーの刃の
寿命を短くしたり、チップクラック等が発生したりする
という問題がある。
を解決するための方法であるが、スクライブ領域に目合
せ用パターン，チェック用パターン、その他の周辺パタ
ーンを挿入した場合は、平坦化できず、従来例１と同様
の問題が発生し、またスクライブ領域に層間膜，配線金
属等が残っているため、ダイシング時にダイサーの刃の
寿命を短くしたり、チップクラック等が発生したりする
という問題がある。
【０００９】本発明の目的は、スクライブ領域への塗布
液の流れ込みを防止し、パターン異常，膜厚異常等を防
止する半導体集積回路装置を提供することにある。
液の流れ込みを防止し、パターン異常，膜厚異常等を防
止する半導体集積回路装置を提供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体集積回路装置は、半導体基板上に半
導体素子形成領域とスクライブ領域とを有する半導体集
積回路装置であって、スクライブ領域は、半導体素子形
成領域を分割するものであり、スクライブ領域と半導体
素子形成領域との境界近傍には、土手部が隆起して形成
され、該土手部は、半導体素子形成領域を取り囲み、半
導体素子形成領域からスクライブ領域への塗布液等の流
れ込みを阻止するものである。
め、本発明の半導体集積回路装置は、半導体基板上に半
導体素子形成領域とスクライブ領域とを有する半導体集
積回路装置であって、スクライブ領域は、半導体素子形
成領域を分割するものであり、スクライブ領域と半導体
素子形成領域との境界近傍には、土手部が隆起して形成
され、該土手部は、半導体素子形成領域を取り囲み、半
導体素子形成領域からスクライブ領域への塗布液等の流
れ込みを阻止するものである。
【００１１】また、前記土手部は、少なくともポリシリ
コン膜，ポリシリコンと金属ケイ化物との複層膜又は金
属膜の配線である。
コン膜，ポリシリコンと金属ケイ化物との複層膜又は金
属膜の配線である。
【００１２】
【作用】素子形成領域とスクライブ領域の境界近傍の素
子形成領域に、ポリシリ，配線金属のうち１層以上の配
線を素子形成領域を囲むように形成してあるため、塗布
液の流れ込みを配線にて防止する。
子形成領域に、ポリシリ，配線金属のうち１層以上の配
線を素子形成領域を囲むように形成してあるため、塗布
液の流れ込みを配線にて防止する。
【００１３】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）は、本発明の一実施例を示す平面図、図
１（ｂ）は、（ａ）のＡ部拡大図、図２は図１（ｂ）の
Ａ−Ａ’線断面図である。
る。図１（ａ）は、本発明の一実施例を示す平面図、図
１（ｂ）は、（ａ）のＡ部拡大図、図２は図１（ｂ）の
Ａ−Ａ’線断面図である。
【００１４】図において、本発明に係る半導体集積回路
装置は、Ｓｉウェハー１，チップ２，スクライブ領域
３，ＬＯＣＯＳ端５，コンタクト端６，スルーホール端
７，カバー端８，パッド９，ポリシリコン，１Ａｌ配線
１０，Ｓｉ基板１１，ＬＯＣＯＳ１２，１Ａｌ下層間膜
１３，１−２Ａｌ間層間膜１４，カバー膜１５，ポリシ
リコン配線１６，１Ａｌ配線１７により構成される。
装置は、Ｓｉウェハー１，チップ２，スクライブ領域
３，ＬＯＣＯＳ端５，コンタクト端６，スルーホール端
７，カバー端８，パッド９，ポリシリコン，１Ａｌ配線
１０，Ｓｉ基板１１，ＬＯＣＯＳ１２，１Ａｌ下層間膜
１３，１−２Ａｌ間層間膜１４，カバー膜１５，ポリシ
リコン配線１６，１Ａｌ配線１７により構成される。
【００１５】さらに本発明では、スクライブ領域のＬＯ
ＣＯＳ端５から素子形成領域側に５μｍ入ったＬＯＣＯ
Ｓ１２上に、幅３μｍのポリシリコン配線１６をチップ
２を囲むようにチップ外周全体に形成し、同様に１Ａｌ
下層間膜１３上にポリシリコン配線１６とオンライン
で、幅３μｍの１Ａｌ配線１７をチップで囲むようにチ
ップ外周全体に形成してある。
ＣＯＳ端５から素子形成領域側に５μｍ入ったＬＯＣＯ
Ｓ１２上に、幅３μｍのポリシリコン配線１６をチップ
２を囲むようにチップ外周全体に形成し、同様に１Ａｌ
下層間膜１３上にポリシリコン配線１６とオンライン
で、幅３μｍの１Ａｌ配線１７をチップで囲むようにチ
ップ外周全体に形成してある。
【００１６】製造上では、１Ａｌ下層間膜１３のスクラ
イブ領域での形状は、下層の段差がＬＯＣＯＳ段差のみ
のため、比較的平坦であり、コンタクト形状時のフォト
レジスト塗布膜厚は、素子形成領域とスクライブ領域で
ほぼ均一である。しかし、コンタクトの開口後は、スク
ライブ領域にコンタクト端６による段差が形成され、ポ
リシリコン配線１６が無い場合、アルミスパッタ後の１
アルミ工程での周辺領域のフォトレジスト塗布膜は、ス
クライブ領域に流れ込み薄膜化し、パターン異状を起こ
す場合がある。
イブ領域での形状は、下層の段差がＬＯＣＯＳ段差のみ
のため、比較的平坦であり、コンタクト形状時のフォト
レジスト塗布膜厚は、素子形成領域とスクライブ領域で
ほぼ均一である。しかし、コンタクトの開口後は、スク
ライブ領域にコンタクト端６による段差が形成され、ポ
リシリコン配線１６が無い場合、アルミスパッタ後の１
アルミ工程での周辺領域のフォトレジスト塗布膜は、ス
クライブ領域に流れ込み薄膜化し、パターン異状を起こ
す場合がある。
【００１７】ポリシリコン配線１６がある場合、１Ａｌ
下層間膜１３が図２のように凸状に隆起し、フォトレジ
スト塗布膜のスクライブ領域への流れ込みを防止する。
下層間膜１３が図２のように凸状に隆起し、フォトレジ
スト塗布膜のスクライブ領域への流れ込みを防止する。
【００１８】さらに、１Ａｌ下層間膜１３上にポリシリ
コン配線１６と同様に１Ａｌ配線１７を形成すれば、図
２に示すように高い壁が形成され、１−２Ａｌ層間膜１
４の形成時にシリカ塗布膜を使用した場合でも、スクラ
イブ領域へのシリカ塗布膜の流れ込みを防止し、チップ
周辺領域でも層間膜薄膜化を防止する。その後の２Ａｌ
形成時のフォトリソグラフィー工程でも同様である。
コン配線１６と同様に１Ａｌ配線１７を形成すれば、図
２に示すように高い壁が形成され、１−２Ａｌ層間膜１
４の形成時にシリカ塗布膜を使用した場合でも、スクラ
イブ領域へのシリカ塗布膜の流れ込みを防止し、チップ
周辺領域でも層間膜薄膜化を防止する。その後の２Ａｌ
形成時のフォトリソグラフィー工程でも同様である。
【００１９】
【発明の効果】以上説明したように本発明は、ウェハー
の素子形成領域とスクライブ領域の境界近傍の素子形成
領域上に、素子形成領域を囲むようにポリシリコン，配
線金属等の配線を形成したため、フォトレジスト，シリ
カ塗布膜等の塗布時に素子形成領域より低いスクライブ
領域への塗布膜の流れ込みを防止し、チップ周辺部での
パターン異常，膜厚異常を防止し、均一な膜厚の塗布膜
を形成できるという効果を有する。
の素子形成領域とスクライブ領域の境界近傍の素子形成
領域上に、素子形成領域を囲むようにポリシリコン，配
線金属等の配線を形成したため、フォトレジスト，シリ
カ塗布膜等の塗布時に素子形成領域より低いスクライブ
領域への塗布膜の流れ込みを防止し、チップ周辺部での
パターン異常，膜厚異常を防止し、均一な膜厚の塗布膜
を形成できるという効果を有する。
【図１】（ａ）は本発明の一実施例を示す平面図、
（ｂ）は（ａ）のＡ部拡大図である。
（ｂ）は（ａ）のＡ部拡大図である。
【図２】図１（ｂ）のＡ−Ａ’線断面図である。
【図３】（ａ）は従来例１を示す平面図、（ｂ）は
（ａ）のＢ部拡大図である。
（ａ）のＢ部拡大図である。
【図４】図３（ｂ）のＢ−Ｂ’線断面図である。
【図５】従来例２を示す断面図である。
【図６】（ａ）は従来例３を示す平面図、（ｂ）は
（ａ）のＣ−Ｃ’線断面図である。
（ａ）のＣ−Ｃ’線断面図である。
１ Ｓｉウェハー ２ チップ ３ スクライブ領域 ４ コンタクト ５ ＬＯＣＯＳ端 ６ コンタクト端 ７ スルーホール端 ８ カバー端 ９ パッド １０ ポリシリコン，１Ａｌ配線 １１ Ｓｉ基板 １２ ＬＯＣＯＳ １３ １Ａｌ下層間膜 １４ １−２Ａｌ間層間膜 １５ カバー膜 １６ ポリシリコン配線 １７ １Ａｌ配線 １８ ２Ａｌ配線 １９ スクライブ領域 ２０ 素子領域 ２１ スルーホール
Claims (2)
- 【請求項１】 半導体基板上に半導体素子形成領域とス
クライブ領域とを有する半導体集積回路装置であって、 スクライブ領域は、半導体素子形成領域を分割するもの
であり、 スクライブ領域と半導体素子形成領域との境界近傍に
は、土手部が隆起して形成され、 該土手部は、半導体素子形成領域を取り囲み、半導体素
子形成領域からスクライブ領域への塗布液等の流れ込み
を阻止するものであることを特徴とする半導体集積回路
装置。 - 【請求項２】 前記土手部は、少なくともポリシリコン
膜，ポリシリコンと金属ケイ化物との複層膜又は金属膜
の配線であることを特徴とする請求項１に記載の半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31192392A JPH06163688A (ja) | 1992-11-20 | 1992-11-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31192392A JPH06163688A (ja) | 1992-11-20 | 1992-11-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163688A true JPH06163688A (ja) | 1994-06-10 |
Family
ID=18023058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31192392A Pending JPH06163688A (ja) | 1992-11-20 | 1992-11-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06163688A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001023937A (ja) * | 1999-05-20 | 2001-01-26 | Texas Instr Inc <Ti> | 半導体デバイス内のスクライブストリートシール及び製造方法 |
| WO2005062356A1 (ja) * | 2003-12-24 | 2005-07-07 | Hitachi, Ltd. | 装置とその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59175738A (ja) * | 1983-03-25 | 1984-10-04 | Nec Corp | 半導体装置 |
| JPH01266739A (ja) * | 1988-04-18 | 1989-10-24 | Mitsubishi Electric Corp | 半導体チツプの分離切離し用のダイシングライン構造 |
| JPH02125638A (ja) * | 1988-11-04 | 1990-05-14 | Nec Corp | 半導体集積回路装置 |
| JPH04269833A (ja) * | 1991-02-25 | 1992-09-25 | Mitsubishi Electric Corp | 半導体装置 |
-
1992
- 1992-11-20 JP JP31192392A patent/JPH06163688A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59175738A (ja) * | 1983-03-25 | 1984-10-04 | Nec Corp | 半導体装置 |
| JPH01266739A (ja) * | 1988-04-18 | 1989-10-24 | Mitsubishi Electric Corp | 半導体チツプの分離切離し用のダイシングライン構造 |
| JPH02125638A (ja) * | 1988-11-04 | 1990-05-14 | Nec Corp | 半導体集積回路装置 |
| JPH04269833A (ja) * | 1991-02-25 | 1992-09-25 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001023937A (ja) * | 1999-05-20 | 2001-01-26 | Texas Instr Inc <Ti> | 半導体デバイス内のスクライブストリートシール及び製造方法 |
| WO2005062356A1 (ja) * | 2003-12-24 | 2005-07-07 | Hitachi, Ltd. | 装置とその製造方法 |
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