JPH11340167A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11340167A JPH11340167A JP10140984A JP14098498A JPH11340167A JP H11340167 A JPH11340167 A JP H11340167A JP 10140984 A JP10140984 A JP 10140984A JP 14098498 A JP14098498 A JP 14098498A JP H11340167 A JPH11340167 A JP H11340167A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
Abstract
(57)【要約】
【課題】 半導体デバイスの製造において、チップの内
部あるいは周辺部におけるスパッタ膜のカバレージ不良
に起因する膜剥がれを防止する。 【解決手段】 半導体基板１０の表面においてチップ領
域２を画する溝部１をこの溝部側壁の輪郭が凸部又は凹
部を有するように形成し、その後、チップ領域２の表面
から溝部１の内面に連続してスパッタ膜５を形成し、溝
部１の外側に沿って半導体基板をダイシングする。
部あるいは周辺部におけるスパッタ膜のカバレージ不良
に起因する膜剥がれを防止する。 【解決手段】 半導体基板１０の表面においてチップ領
域２を画する溝部１をこの溝部側壁の輪郭が凸部又は凹
部を有するように形成し、その後、チップ領域２の表面
から溝部１の内面に連続してスパッタ膜５を形成し、溝
部１の外側に沿って半導体基板をダイシングする。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体ウェーハ
のチップ領域に形成される溝部の形状を改善した半導体
装置あるいはチップ領域の外周を画する溝部の形状を改
善した半導体装置及びその製造方法に関するものであ
る。
のチップ領域に形成される溝部の形状を改善した半導体
装置あるいはチップ領域の外周を画する溝部の形状を改
善した半導体装置及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】図５は、従来の半導体製造方法の過程に
おける半導体ウェーハの要部を示す断面図であり、図５
（ａ）はウェーハ中央部に形成された溝部の断面図、図
５（ｂ）はウェーハ周辺部に形成された溝部の断面図、
図５（ｃ）はウェーハ周辺部におけるスパッタ膜の膜剥
がれ状況を模式的に示す断面図である。図５において、
１は半導体ウェーハ１０において形成された溝部、４は
スパッタ膜の形成時にスパッタされるスパッタ粒子、５
はチップ領域２の表面から溝部１の内面にかけて連続し
て形成されたスパッタ膜、６は層間絶縁膜を示す。
おける半導体ウェーハの要部を示す断面図であり、図５
（ａ）はウェーハ中央部に形成された溝部の断面図、図
５（ｂ）はウェーハ周辺部に形成された溝部の断面図、
図５（ｃ）はウェーハ周辺部におけるスパッタ膜の膜剥
がれ状況を模式的に示す断面図である。図５において、
１は半導体ウェーハ１０において形成された溝部、４は
スパッタ膜の形成時にスパッタされるスパッタ粒子、５
はチップ領域２の表面から溝部１の内面にかけて連続し
て形成されたスパッタ膜、６は層間絶縁膜を示す。
【０００３】ウェーハ１０の中央部における溝部１のパ
ターンには、図５（ａ）に示すように、均一にスパッタ
膜５が形成されるが、ウェーハ１０の周辺部では、図５
（ｂ）に示すように斜めに入射するスパッタ粒子５が多
くなり、側壁１ａ，１ｂのスパッタ膜厚に偏りが生じ
る。その結果、スパッタ膜５の薄い部分がストレス等に
対して弱くなり、図５（ｃ）に示すように、膜剥がれを
生じやすくなる。すなわち、スパッタ膜のカバレージ
（coverage） 不良、あるいは被覆性の不良に起因する
膜はがれを生じやすくなる。
ターンには、図５（ａ）に示すように、均一にスパッタ
膜５が形成されるが、ウェーハ１０の周辺部では、図５
（ｂ）に示すように斜めに入射するスパッタ粒子５が多
くなり、側壁１ａ，１ｂのスパッタ膜厚に偏りが生じ
る。その結果、スパッタ膜５の薄い部分がストレス等に
対して弱くなり、図５（ｃ）に示すように、膜剥がれを
生じやすくなる。すなわち、スパッタ膜のカバレージ
（coverage） 不良、あるいは被覆性の不良に起因する
膜はがれを生じやすくなる。
【０００４】図６は、半導体ウェーハ上のチップ領域と
このチップ領域の外周に形成された溝部とを説明するた
めの図であり、図６（ａ）は半導体ウェーハの一部平面
図、図６（ｂ）その溝部の断面図である。図６におい
て、チップ領域２はその外周を溝部１によって区画され
ている。３はダイシングラインである。半導体ウェーハ
１０の表面は、縦横のダイシングライン３によって区分
され、各区分がチップ領域２とされ、チップ領域２とダ
イシングライン３の境界に溝部５が形成されている。
このチップ領域の外周に形成された溝部とを説明するた
めの図であり、図６（ａ）は半導体ウェーハの一部平面
図、図６（ｂ）その溝部の断面図である。図６におい
て、チップ領域２はその外周を溝部１によって区画され
ている。３はダイシングラインである。半導体ウェーハ
１０の表面は、縦横のダイシングライン３によって区分
され、各区分がチップ領域２とされ、チップ領域２とダ
イシングライン３の境界に溝部５が形成されている。
【０００５】図６（ｂ）は、この溝部の断面形状を示し
ている。この例では、半導体ウェーハ１０の上に、溝部
１を形成してスパッタ膜５が施された層間絶縁膜６が３
層に形成されている例を示している。また、７は第１メ
タル層、８は第２メタル層、９はフィールド絶縁膜を示
す。半導体ウェーハ１０は、チップ領域２に半導体回路
を形成した後、ダイシングライン３に沿ってダイシング
され分割される。チップ領域２を取り巻く溝部１のパタ
ーンは、ダイシングの際、クラックがチップ２内部に及
ぶのを防ぐ為に設けるものである。したがって、図６
（ｂ）に示すように、各層間絶縁膜６ごとに形成され
る。
ている。この例では、半導体ウェーハ１０の上に、溝部
１を形成してスパッタ膜５が施された層間絶縁膜６が３
層に形成されている例を示している。また、７は第１メ
タル層、８は第２メタル層、９はフィールド絶縁膜を示
す。半導体ウェーハ１０は、チップ領域２に半導体回路
を形成した後、ダイシングライン３に沿ってダイシング
され分割される。チップ領域２を取り巻く溝部１のパタ
ーンは、ダイシングの際、クラックがチップ２内部に及
ぶのを防ぐ為に設けるものである。したがって、図６
（ｂ）に示すように、各層間絶縁膜６ごとに形成され
る。
【０００６】このように従来の半導体ウェーハにおいて
は、チップ領域２を囲む溝部１は直線状に形成され、そ
の対向する側壁も平面図でみれば直線状であった。この
ような直線状の溝部パターンでは、図５で説明したよう
なスパッタ膜５の膜剥がれが非常に起りやすいと考えら
れる。
は、チップ領域２を囲む溝部１は直線状に形成され、そ
の対向する側壁も平面図でみれば直線状であった。この
ような直線状の溝部パターンでは、図５で説明したよう
なスパッタ膜５の膜剥がれが非常に起りやすいと考えら
れる。
【０００７】
【発明が解決しようとする課題】この発明は上記のよう
な問題点を解決する為になされたものであり、スパッタ
膜のカバレージ不良に起因する膜剥がれを防止できる半
導体装置およびその製造方法を提供するものである。
な問題点を解決する為になされたものであり、スパッタ
膜のカバレージ不良に起因する膜剥がれを防止できる半
導体装置およびその製造方法を提供するものである。
【０００８】
【課題を解決するための手段】この発明の半導体装置
は、半導体ウェーハの主面に形成されたチップ領域と、
上記チップ領域に形成された溝部と、上記チップ領域の
表面から上記溝部の内面に連続して形成されたスパッタ
膜を備えるものにおいて、上記溝部の側壁の輪郭が凹部
または凸部を有するように形成されたことを特徴とする
ものである。
は、半導体ウェーハの主面に形成されたチップ領域と、
上記チップ領域に形成された溝部と、上記チップ領域の
表面から上記溝部の内面に連続して形成されたスパッタ
膜を備えるものにおいて、上記溝部の側壁の輪郭が凹部
または凸部を有するように形成されたことを特徴とする
ものである。
【０００９】また、この発明の半導体装置は、半導体ウ
ェーハの主面に形成されたチップ領域と、上記チップ領
域の外周を画する溝部と、上記チップ領域の表面から上
記溝部の内面に連続して形成されたスパッタ膜を備える
ものにおいて、上記溝部の側壁の輪郭が凹部または凸部
を有するように形成されたことを特徴とするものであ
る。
ェーハの主面に形成されたチップ領域と、上記チップ領
域の外周を画する溝部と、上記チップ領域の表面から上
記溝部の内面に連続して形成されたスパッタ膜を備える
ものにおいて、上記溝部の側壁の輪郭が凹部または凸部
を有するように形成されたことを特徴とするものであ
る。
【００１０】また、この発明の半導体装置は、上記溝部
の一方の側壁の凹部または凸部が、対向する他方の側壁
の凹部または凸部と交互に位置するように形成されたこ
とを特徴とするものである。
の一方の側壁の凹部または凸部が、対向する他方の側壁
の凹部または凸部と交互に位置するように形成されたこ
とを特徴とするものである。
【００１１】また、この発明の半導体装置は、上記溝部
の一方の側壁の凸部が、対向する他方の側壁の凹部に入
るように形成されたことを特徴とするものである。
の一方の側壁の凸部が、対向する他方の側壁の凹部に入
るように形成されたことを特徴とするものである。
【００１２】また、この発明の半導体装置は、上記凹部
または凸部の平面形状が、矩形、三角形または円形の部
分形状であることを特徴とするものである。
または凸部の平面形状が、矩形、三角形または円形の部
分形状であることを特徴とするものである。
【００１３】また、この発明の半導体装置の製造方法
は、半導体基板の表面においてチップ領域を画する溝部
をこの溝部側壁の輪郭が凸部又は凹部を有するように形
成する工程と、上記チップ領域の表面から上記溝部の内
部に連続してスパッタ膜を形成する工程と、上記溝部に
沿って上記半導体基板をダイシングする工程とを含むこ
とを特徴とするものである。
は、半導体基板の表面においてチップ領域を画する溝部
をこの溝部側壁の輪郭が凸部又は凹部を有するように形
成する工程と、上記チップ領域の表面から上記溝部の内
部に連続してスパッタ膜を形成する工程と、上記溝部に
沿って上記半導体基板をダイシングする工程とを含むこ
とを特徴とするものである。
【００１４】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。なお、各図において、同
一または相当する部分には、同一の符号を付してその説
明を簡略化もしくは省略する。 実施の形態１．図１は、この発明の実施の形態１によ
る、チップ領域の内部あるいは外周に形成された溝部の
パターンの形状を示す図であり、図１（ａ）は溝部パタ
ーンの平面図、図１（ｂ）〜図１（ｄ）はスパッタ膜の
カバレージ（coverage）の状態を示す溝部５の各部の断
面図であり、図１（ｂ）、図１（ｃ）、図１（ｄ）はそ
れぞれ図１（ａ）のＭ−Ｍ’線、Ｎ−Ｎ’線、Ｏ−Ｏ’
線に沿った断面図である。
実施の形態について説明する。なお、各図において、同
一または相当する部分には、同一の符号を付してその説
明を簡略化もしくは省略する。 実施の形態１．図１は、この発明の実施の形態１によ
る、チップ領域の内部あるいは外周に形成された溝部の
パターンの形状を示す図であり、図１（ａ）は溝部パタ
ーンの平面図、図１（ｂ）〜図１（ｄ）はスパッタ膜の
カバレージ（coverage）の状態を示す溝部５の各部の断
面図であり、図１（ｂ）、図１（ｃ）、図１（ｄ）はそ
れぞれ図１（ａ）のＭ−Ｍ’線、Ｎ−Ｎ’線、Ｏ−Ｏ’
線に沿った断面図である。
【００１５】この図６に示すように、この実施の形態に
おいては、溝部１は対向する側壁１ａ，１ｂの輪郭が凹
部もしくは凸部を有するように形成されていることが特
徴である。これは、溝部１を上面から見たときに、側壁
の平面形状に凹部または凸部が形成されていると言って
もよい。また、この実施の形態では、溝部１の対向する
側壁１ａ，１ｂの凹部どうし、あるいは凸部どうしが対
向している。あるいは、溝部１の中心線に対して対称の
関係にあると言ってもよい。
おいては、溝部１は対向する側壁１ａ，１ｂの輪郭が凹
部もしくは凸部を有するように形成されていることが特
徴である。これは、溝部１を上面から見たときに、側壁
の平面形状に凹部または凸部が形成されていると言って
もよい。また、この実施の形態では、溝部１の対向する
側壁１ａ，１ｂの凹部どうし、あるいは凸部どうしが対
向している。あるいは、溝部１の中心線に対して対称の
関係にあると言ってもよい。
【００１６】このような溝部１は、必要に応じてチップ
領域の一部に形成されていても、またチップ領域の広い
範囲にわたって所要の位置に形成されていてもよい。代
表的な適用例は、図６に示したように、このような溝部
１が半導体ウェーハ１０において、チップ領域を区画す
る外周に方形の環状に形成されている場合である。
領域の一部に形成されていても、またチップ領域の広い
範囲にわたって所要の位置に形成されていてもよい。代
表的な適用例は、図６に示したように、このような溝部
１が半導体ウェーハ１０において、チップ領域を区画す
る外周に方形の環状に形成されている場合である。
【００１７】このような溝部パターンの効果について図
１を用いて説明する。例として図１（ａ）の溝部パター
ンがウェーハ周辺にあり、図１（ｂ）に示すような向き
のスパッタ粒子４の入射が多くなる場合を考える。この
場合、ウェーハ中心は紙面右又は左方向になり、ここで
は仮に紙面左方向にウェーハ中心があるものとする。こ
のとき、図１（ａ）におけるM‐M'断面である図１
（ｂ）や、N‐N'断面である図１（ｃ）からわかるよう
に、図１（ａ）における溝部側壁１ａの辺 DE、BCの壁
面には、スパッタの影部分になるため、スパッタ膜５が
形成されにくくカバレージ（coverage）が悪くなる。
１を用いて説明する。例として図１（ａ）の溝部パター
ンがウェーハ周辺にあり、図１（ｂ）に示すような向き
のスパッタ粒子４の入射が多くなる場合を考える。この
場合、ウェーハ中心は紙面右又は左方向になり、ここで
は仮に紙面左方向にウェーハ中心があるものとする。こ
のとき、図１（ａ）におけるM‐M'断面である図１
（ｂ）や、N‐N'断面である図１（ｃ）からわかるよう
に、図１（ａ）における溝部側壁１ａの辺 DE、BCの壁
面には、スパッタの影部分になるため、スパッタ膜５が
形成されにくくカバレージ（coverage）が悪くなる。
【００１８】一方、図１（ａ）におけるO‐O'断面であ
る図１（ｄ）に示すように、溝部側壁１ａの辺AB,CD,EF
にはスパッタ粒子４が入射する為、辺 AB,CD,EF は正常
にスパッタ膜５が形成される。従って、カバレージ（co
verage） の悪い 辺BCをカバレージのよい辺AB,CDで補
強し、また、カバレージの悪い辺DEをカバレージのよい
辺CD,EFで補強することによって、スパッタ膜５の膜剥
がれを生じにくくすることができる。また、紙面右方向
にウェーハ中心がある場合も同様であり、溝部側壁１ｂ
の辺HI を辺GH,IJで補強し、辺JKを辺IJ,KLで補強する
ことができる。両側の側壁１ａ，１ｂの輪郭形状に凸部
を設けてあるのはこの為である。
る図１（ｄ）に示すように、溝部側壁１ａの辺AB,CD,EF
にはスパッタ粒子４が入射する為、辺 AB,CD,EF は正常
にスパッタ膜５が形成される。従って、カバレージ（co
verage） の悪い 辺BCをカバレージのよい辺AB,CDで補
強し、また、カバレージの悪い辺DEをカバレージのよい
辺CD,EFで補強することによって、スパッタ膜５の膜剥
がれを生じにくくすることができる。また、紙面右方向
にウェーハ中心がある場合も同様であり、溝部側壁１ｂ
の辺HI を辺GH,IJで補強し、辺JKを辺IJ,KLで補強する
ことができる。両側の側壁１ａ，１ｂの輪郭形状に凸部
を設けてあるのはこの為である。
【００１９】ここで、図１（ａ）に示すように、溝部側
壁の凸部および凹部の形状を、凸部の幅をｄ１、凹部の
幅をｄ２、凸部の奥行きをｄ３、対向する側壁１ａ，１
ｂの最小間隙をｄ４とすると、ｄ１，ｄ２，ｄ３，ｄ４
のそれぞれの長さや比はこの図に示したようなものに限
らず様々であるが、例えば、ｄ１＝ｄ２＝ｄ３＝ｄ４＝
０．４μｍ等である。また、スパッタ膜５に用いる材料
としては、一例としてはTiN／Ti=１000／200Å等が挙げ
られる。
壁の凸部および凹部の形状を、凸部の幅をｄ１、凹部の
幅をｄ２、凸部の奥行きをｄ３、対向する側壁１ａ，１
ｂの最小間隙をｄ４とすると、ｄ１，ｄ２，ｄ３，ｄ４
のそれぞれの長さや比はこの図に示したようなものに限
らず様々であるが、例えば、ｄ１＝ｄ２＝ｄ３＝ｄ４＝
０．４μｍ等である。また、スパッタ膜５に用いる材料
としては、一例としてはTiN／Ti=１000／200Å等が挙げ
られる。
【００２０】図２は、この発明の実施の形態による、チ
ップ領域を区画する溝部のパターンの他の形状を示す図
であり、溝部パターンの平面図を示している。図２
（ａ）では、直線状の溝部１の両方の側壁１ａ，１ｂに
半円形あるいは半楕円形の凹部あるいは窪みが形成され
ている。図２（ｂ）では、直線状の溝部１の両方の側壁
１ａ，１ｂに三角形の二辺からなる形状の凹部あるいは
窪みが形成されている。このように、溝部１の側壁に形
成される凹部または凸部は、方形に限らず円形や三角形
でも同様の効果が得られる。要は、スパッタ粒子の入射
方向に対して垂直ではなく、平行となる成分を有すれ
ば、それに応じてスパッタ膜が形成され、膜剥がれ防止
の効果を生じる。
ップ領域を区画する溝部のパターンの他の形状を示す図
であり、溝部パターンの平面図を示している。図２
（ａ）では、直線状の溝部１の両方の側壁１ａ，１ｂに
半円形あるいは半楕円形の凹部あるいは窪みが形成され
ている。図２（ｂ）では、直線状の溝部１の両方の側壁
１ａ，１ｂに三角形の二辺からなる形状の凹部あるいは
窪みが形成されている。このように、溝部１の側壁に形
成される凹部または凸部は、方形に限らず円形や三角形
でも同様の効果が得られる。要は、スパッタ粒子の入射
方向に対して垂直ではなく、平行となる成分を有すれ
ば、それに応じてスパッタ膜が形成され、膜剥がれ防止
の効果を生じる。
【００２１】次に、上記のようなチップ領域を区画する
溝部が応用される半導体装置の製造方法の概略について
説明する。先ず、半導体ウェーハ上にチップ領域を形成
する。そして、このチップ領域にトランジスタなどの能
動素子や抵抗などの受動素子を形成し、所望の回路を形
成する。次に、この回路を層間絶縁膜によって覆う。次
に、この層間絶縁膜に層間を接続するためのバイアホー
ル（viaホール）を開口するために、所定のパターンを
有するフォトレジストマスクを形成する。
溝部が応用される半導体装置の製造方法の概略について
説明する。先ず、半導体ウェーハ上にチップ領域を形成
する。そして、このチップ領域にトランジスタなどの能
動素子や抵抗などの受動素子を形成し、所望の回路を形
成する。次に、この回路を層間絶縁膜によって覆う。次
に、この層間絶縁膜に層間を接続するためのバイアホー
ル（viaホール）を開口するために、所定のパターンを
有するフォトレジストマスクを形成する。
【００２２】以上は、通常の半導体デバイス形成のプロ
セスであるが、この実施の形態では、フォトレジストマ
スクの形成時に、チップ領域の外周に図１で示したよう
な溝部を形成するためのパターンを形成する。すなわ
ち、バイアホール開口用と同時に、溝部開口用のレジス
トパターンを形成する。
セスであるが、この実施の形態では、フォトレジストマ
スクの形成時に、チップ領域の外周に図１で示したよう
な溝部を形成するためのパターンを形成する。すなわ
ち、バイアホール開口用と同時に、溝部開口用のレジス
トパターンを形成する。
【００２３】次に、エッチングによりホールを開口する
と同時に、溝部パターンをエッチングしてチップ外周に
溝部を形成する。その後に、チップ領域の表面から溝部
の内面に連続するスパッタ膜を形成する。さらにその
後、タングステン CVD等によりホール及び溝部を埋め込
み、これをエッチバックしてメタル配線を形成する。
と同時に、溝部パターンをエッチングしてチップ外周に
溝部を形成する。その後に、チップ領域の表面から溝部
の内面に連続するスパッタ膜を形成する。さらにその
後、タングステン CVD等によりホール及び溝部を埋め込
み、これをエッチバックしてメタル配線を形成する。
【００２４】以上が、多層に形成される半導体装置の一
層の形成の概略プロセスである。このプロセスをメタル
配線総数に応じて繰り返す。必要な層数の積層を終了後
に、全体にパッシベーシヨン膜を形成する。しかる後
に、ダイシングラインに沿って半導体ウェーハをダイシ
ングし、複数のチップを得る。このチップを実装して半
導体装置を得る。
層の形成の概略プロセスである。このプロセスをメタル
配線総数に応じて繰り返す。必要な層数の積層を終了後
に、全体にパッシベーシヨン膜を形成する。しかる後
に、ダイシングラインに沿って半導体ウェーハをダイシ
ングし、複数のチップを得る。このチップを実装して半
導体装置を得る。
【００２５】以上のとおりであるが、さらにこの半導体
装置の製造方法を次のように要約することができる。す
なわち、先ず、半導体基板の表面においてチップ領域を
画する溝部をこの溝部側壁の輪郭が凸部又は凹部を有す
るように形成する。その後に必要なプロセスを経た後、
チップ領域の表面から溝部の内部に連続してスパッタ膜
を形成する。さらにその後、必要なプロセスを経た後、
溝部に沿って半導体基板をダイシングし、複数のチップ
を得る。なお、この実施の形態を適用できる機種は、例
えばDRAM、SRAM、ロジック品種等各種の半導体装置に及
ぶものであり、限定されるものではない。
装置の製造方法を次のように要約することができる。す
なわち、先ず、半導体基板の表面においてチップ領域を
画する溝部をこの溝部側壁の輪郭が凸部又は凹部を有す
るように形成する。その後に必要なプロセスを経た後、
チップ領域の表面から溝部の内部に連続してスパッタ膜
を形成する。さらにその後、必要なプロセスを経た後、
溝部に沿って半導体基板をダイシングし、複数のチップ
を得る。なお、この実施の形態を適用できる機種は、例
えばDRAM、SRAM、ロジック品種等各種の半導体装置に及
ぶものであり、限定されるものではない。
【００２６】実施の形態２．図３は、この発明の実施の
形態２による、チップ領域に形成された溝部、あるいは
チップ領域の外周を区画するように形成された溝部のパ
ターンの形状を示す図であり、溝部パターンの平面図で
ある。この実施の形態では、対向する溝部側壁の凹部と
凸部の位置関係がずれており、一方の側壁の凹部の位置
に、他方の側壁の凸部が対応して位置している。これ
は、一方の側壁部の凹部または凸部が、対向する他方の
側壁部の凹部または凸部と交互に位置するように形成さ
れていると言ってもよい。
形態２による、チップ領域に形成された溝部、あるいは
チップ領域の外周を区画するように形成された溝部のパ
ターンの形状を示す図であり、溝部パターンの平面図で
ある。この実施の形態では、対向する溝部側壁の凹部と
凸部の位置関係がずれており、一方の側壁の凹部の位置
に、他方の側壁の凸部が対応して位置している。これ
は、一方の側壁部の凹部または凸部が、対向する他方の
側壁部の凹部または凸部と交互に位置するように形成さ
れていると言ってもよい。
【００２７】このような溝部パターンによっても、実施
の形態１と同様の効果が得られる。さらに、これらの溝
部パターンにタングステン等を CVD 法によって埋め込
む場合、実施の形態１では図１（ａ）の点Ｐの部分は近
接する溝部側壁が少なくなり、CVD法の原理上埋め込み
にくくなることが予想される。これに対し、実施の形態
2では近接する側壁があるので、このような埋め込みの
点で有利である。
の形態１と同様の効果が得られる。さらに、これらの溝
部パターンにタングステン等を CVD 法によって埋め込
む場合、実施の形態１では図１（ａ）の点Ｐの部分は近
接する溝部側壁が少なくなり、CVD法の原理上埋め込み
にくくなることが予想される。これに対し、実施の形態
2では近接する側壁があるので、このような埋め込みの
点で有利である。
【００２８】実施の形態３．図４は、この発明の実施の
形態３による、チップ領域に形成された溝部、あるい
は、チップ領域の外周に形成された溝部のパターンの形
状を示す図であり、溝部パターンの平面図である。この
実施の形態では、溝部１は蛇行して形成されている。あ
るいは、溝部１の一方の側壁の凸部が、対向する他方の
側壁の凹部に入るように形成されていると言ってもよ
い。
形態３による、チップ領域に形成された溝部、あるい
は、チップ領域の外周に形成された溝部のパターンの形
状を示す図であり、溝部パターンの平面図である。この
実施の形態では、溝部１は蛇行して形成されている。あ
るいは、溝部１の一方の側壁の凸部が、対向する他方の
側壁の凹部に入るように形成されていると言ってもよ
い。
【００２９】このような溝部パターンによっても、実施
の形態１と同様の効果が得られる。さらに、これらの溝
部パターンにタングステン等を CVD 法によって埋め込
む場合、溝部のどこにおいても近接する側壁があるの
で、埋め込みの点で有利である。
の形態１と同様の効果が得られる。さらに、これらの溝
部パターンにタングステン等を CVD 法によって埋め込
む場合、溝部のどこにおいても近接する側壁があるの
で、埋め込みの点で有利である。
【００３０】
【発明の効果】以上説明したように、この発明によれ
ば、半導体基板の表面においてチップ領域の中に溝部を
形成し、かつこの溝部側壁の輪郭が凸部又は凹部を有す
るように形成するので、半導体装置の製造において、半
導体ウェーハの表面に形成したスパッタ膜の膜剥がれを
生じにくくする効果がある。これにより、半導体装置製
造の歩留まりの向上と、得られた半導体装置の性能の安
定化を図ることができる。
ば、半導体基板の表面においてチップ領域の中に溝部を
形成し、かつこの溝部側壁の輪郭が凸部又は凹部を有す
るように形成するので、半導体装置の製造において、半
導体ウェーハの表面に形成したスパッタ膜の膜剥がれを
生じにくくする効果がある。これにより、半導体装置製
造の歩留まりの向上と、得られた半導体装置の性能の安
定化を図ることができる。
【００３１】また、この発明によれば、半導体基板の表
面においてチップ領域を区画する外周に溝部を形成し、
かつこの溝部側壁の輪郭が凸部又は凹部を有するように
形成するので、半導体装置の製造において、半導体ウェ
ーハの表面に形成したスパッタ膜の膜剥がれを生じにく
くする効果がある。また、半導体ウェーハを複数のチッ
プにダイシングする際、クラックがチップ内部に及ぶの
を防ぐとともに、スパッタ膜の膜剥がれを生じにくくす
る効果がある。これにより、半導体装置製造の歩留まり
の向上と、得られた半導体装置の性能の安定化を図るこ
とができる。
面においてチップ領域を区画する外周に溝部を形成し、
かつこの溝部側壁の輪郭が凸部又は凹部を有するように
形成するので、半導体装置の製造において、半導体ウェ
ーハの表面に形成したスパッタ膜の膜剥がれを生じにく
くする効果がある。また、半導体ウェーハを複数のチッ
プにダイシングする際、クラックがチップ内部に及ぶの
を防ぐとともに、スパッタ膜の膜剥がれを生じにくくす
る効果がある。これにより、半導体装置製造の歩留まり
の向上と、得られた半導体装置の性能の安定化を図るこ
とができる。
【図１】 この発明の実施の形態１による、チップ領域
の内部あるいは外周の溝部パターンの形状例を示す図。
の内部あるいは外周の溝部パターンの形状例を示す図。
【図２】 この発明の実施の形態１による、チップ領域
外周の内部あるいは外周の溝部パターンの他の形状例を
示す図。
外周の内部あるいは外周の溝部パターンの他の形状例を
示す図。
【図３】 この発明の実施の形態２による、溝部パター
ンの形状を示す平面図。
ンの形状を示す平面図。
【図４】 この発明の実施の形態３による、溝部パター
ンの形状を示す平面図。
ンの形状を示す平面図。
【図５】 半導体ウェーハの溝部パターンにスパッタ膜
を形成したときの断面図。
を形成したときの断面図。
【図６】 半導体ウェーハのチップ領域をダイシングラ
イン沿いの溝部パターンを示す図。
イン沿いの溝部パターンを示す図。
【符号の説明】 １ 溝部、 １ａ，１ｂ 側壁、 ２ チップ領域、
３ ダイシングライン、 ４ スパッタ粒子、 ５ ス
パッタ膜、 ６ 層間絶縁膜、 ７ 第１メタル、 ８
第２メタル、 ９ フィールド酸化膜、 １０ ウェ
ーハ。
３ ダイシングライン、 ４ スパッタ粒子、 ５ ス
パッタ膜、 ６ 層間絶縁膜、 ７ 第１メタル、 ８
第２メタル、 ９ フィールド酸化膜、 １０ ウェ
ーハ。
Claims (6)
- 【請求項１】 半導体ウェーハの主面に形成されたチッ
プ領域と、上記チップ領域に形成された溝部と、上記チ
ップ領域の表面から上記溝部の内面に連続して形成され
たスパッタ膜を備えるものにおいて、上記溝部の側壁の
輪郭が凹部または凸部を有するように形成されたことを
特徴とする半導体装置。 - 【請求項２】 半導体ウェーハの主面に形成されたチッ
プ領域と、上記チップ領域の外周を画する溝部と、上記
チップ領域の表面から上記溝部の内面に連続して形成さ
れたスパッタ膜を備えるものにおいて、上記溝部の側壁
の輪郭が凹部または凸部を有するように形成されたこと
を特徴とする半導体装置。 - 【請求項３】 上記溝部の一方の側壁の凹部または凸部
が、対向する他方の側壁の凹部または凸部と交互に位置
するように形成されたことを特徴とする請求項１または
２に記載の半導体装置。 - 【請求項４】 上記溝部の一方の側壁の凸部が、対向す
る他方の側壁の凹部に入るように形成されたことを特徴
とする請求項３に記載の半導体装置。 - 【請求項５】 上記凹部または凸部の平面形状が、矩
形、三角形または円形の部分形状であることを特徴とす
る請求項１ないし４のいずれかに記載の半導体装置。 - 【請求項６】 半導体基板の表面においてチップ領域を
画する溝部をこの溝部側壁の輪郭が凸部又は凹部を有す
るように形成する工程と、上記チップ領域の表面から上
記溝部の内面に連続してスパッタ膜を形成する工程と、
上記溝部の外側に沿って上記半導体基板をダイシングす
る工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10140984A JPH11340167A (ja) | 1998-05-22 | 1998-05-22 | 半導体装置及びその製造方法 |
| US09/189,870 US6777772B1 (en) | 1998-05-22 | 1998-11-12 | Semiconductor device having improved trench structure |
| TW088100693A TW415035B (en) | 1998-05-22 | 1999-01-18 | Semiconductor device |
| KR1019990001950A KR100287079B1 (ko) | 1998-05-22 | 1999-01-22 | 반도체 장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10140984A JPH11340167A (ja) | 1998-05-22 | 1998-05-22 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11340167A true JPH11340167A (ja) | 1999-12-10 |
Family
ID=15281436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10140984A Withdrawn JPH11340167A (ja) | 1998-05-22 | 1998-05-22 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6777772B1 (ja) |
| JP (1) | JPH11340167A (ja) |
| KR (1) | KR100287079B1 (ja) |
| TW (1) | TW415035B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10978368B2 (en) | 2018-08-30 | 2021-04-13 | Samsung Electronics Co., Ltd. | Semiconductor device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9520323B2 (en) * | 2012-09-11 | 2016-12-13 | Freescale Semiconductor, Inc. | Microelectronic packages having trench vias and methods for the manufacture thereof |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4502913A (en) * | 1982-06-30 | 1985-03-05 | International Business Machines Corporation | Total dielectric isolation for integrated circuits |
| US5094973A (en) * | 1987-11-23 | 1992-03-10 | Texas Instrument Incorporated | Trench pillar for wafer processing |
| JPH0821559B2 (ja) | 1988-02-12 | 1996-03-04 | 三菱電機株式会社 | 半導体集積回路装置の製造方法 |
| JP2890380B2 (ja) | 1991-11-27 | 1999-05-10 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2833323B2 (ja) * | 1992-02-18 | 1998-12-09 | 日本電気株式会社 | 半導体装置 |
| US5449630A (en) * | 1994-05-03 | 1995-09-12 | United Microelectronics Corp. | Method for fabricating a trench capacitor structure for dynamic random access memory integrated circuit |
| US5856007A (en) * | 1995-07-18 | 1999-01-05 | Sharan; Sujit | Method and apparatus for forming features in holes, trenches and other voids in the manufacturing of microelectronic devices |
| US5662768A (en) * | 1995-09-21 | 1997-09-02 | Lsi Logic Corporation | High surface area trenches for an integrated ciruit device |
| US6147857A (en) * | 1997-10-07 | 2000-11-14 | E. R. W. | Optional on chip power supply bypass capacitor |
| US6137152A (en) * | 1998-04-22 | 2000-10-24 | Texas Instruments - Acer Incorporated | Planarized deep-shallow trench isolation for CMOS/bipolar devices |
-
1998
- 1998-05-22 JP JP10140984A patent/JPH11340167A/ja not_active Withdrawn
- 1998-11-12 US US09/189,870 patent/US6777772B1/en not_active Expired - Fee Related
-
1999
- 1999-01-18 TW TW088100693A patent/TW415035B/zh not_active IP Right Cessation
- 1999-01-22 KR KR1019990001950A patent/KR100287079B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10978368B2 (en) | 2018-08-30 | 2021-04-13 | Samsung Electronics Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990087850A (ko) | 1999-12-27 |
| KR100287079B1 (ko) | 2001-04-16 |
| TW415035B (en) | 2000-12-11 |
| US6777772B1 (en) | 2004-08-17 |
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|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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