TW415035B - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- TW415035B TW415035B TW088100693A TW88100693A TW415035B TW 415035 B TW415035 B TW 415035B TW 088100693 A TW088100693 A TW 088100693A TW 88100693 A TW88100693 A TW 88100693A TW 415035 B TW415035 B TW 415035B
- Authority
- TW
- Taiwan
- Prior art keywords
- wafer
- groove
- side wall
- convex
- concave
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Physical Vapour Deposition (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Dicing (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Description
415035 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明 ( 1 ) [發明所屬之技術領域] 1 1 本 發明 係 HI 於 一種改 善 形成於半導體晶 圓之 晶 片區域的 1 溝 部 形狀 之 半 導 體裝置 或 是改菩區副晶片 區域 之 外周的溝 V, 請 1 先 1 部 形 狀之 半 導 體 裝置及 其 製造方法。 閱 it 1 背 i [習知之技術] 之 1 注 1 圖 5係顯示習知之半導體製造方法之過程中之半導體晶 意 事 1 項 | 圓 之 主要 部 位 的 剖面匾 9 圖5 (3)為形成於 晶圓 中 央部之溝 再 填 部 的 剖面 圈 圖 5 (b)為 形 成於晶画周邊部 之溝 部 的剖面圖 寫 本 策 頁 1 圖 5(c) 為 典 型 顯7F晶 圓 周邊部之濺鍍膜 之膜 剝 落狀況的 1 剖 面 匾。 1 1 圖 5中 1 表 示 半導體 晶 圓10中所形成的 溝部 4表示形 [ 1 訂 成 濺 鍍膜 時 所 濺 鍍的濺 鍍 粒子,5表示自晶片區域2之表面 1 連 績 肜成 於 溝 部 1之内面的濺镀膜,6表示 層間 絕 緣膜。 1 ί 晶 圓1 0 之 中 央 部的溝 部 1之圖型上,如圖5(a)所示,雖 1 I 形 成 有均 等 的 濺 鍍膜5 但是在晶圓10的周邊部 如圖 Ϊ I 5(b) 所示 斜 斜 地 射入之 濺 鍍膜5會變多,且在側壁la、lb ’丨 之 m 鍍膜 厚 上 產 生偏位 0 结果,濺鍍膜5之較薄的部分對 1 ! 懕 力 等會 較 弱 如圖5 ( c ) 所示,容易生成 膜剝 落 。亦即, 1 I 會 容 易產 生 起 因 於濺鍍 膜 5之覆蓋範圍(c 〇 v e r a ε e )不良, ί | 或 是 被覆 性 不 良 的薄膜 脫 落。 1 1 圖 6為說明半導體晶圓上之晶片區域和形成於該晶片區 1 1 域 之 外周 之 溝 部 用的圈 * 圖6 U)為半導體 晶圓 之 局部平面 1 1 圖 圖3 b) 為 其 满部之 剖 面圖。 1 I 圖 6中 ,晶Η區域2係 依 溝部1來區劃其外周 > 3為切割線 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) _ 4 - 415035 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明 ( 2 ) - 1 1 0 半 導 體 晶 固 10之 表 面 * 係 依 縱 横 之 切 割 線3來區分,各 1 1 區 分 被 當 作 晶 片區 域 2 - 且在晶片區域2和 切割線3之境界 1 1 形 成 有 溝 部 1 c 請 1 1 先 1 ΓΕΠ 圖 6(b) 係 顯 示該 溝 部 1之剖面形狀。 在此例中*侥顯示 閲 讀 1 背 1 於 半 導 體 晶 圓 10之 上 m 成 有 三 層 形 成 溝 部 1且施予濺鍍膜5 面 之 1 1 的 層 間 絕 緣 膜 6之例c 又 7為 第 一 金 羼 層 ,8為第二金屬 意 1 項 | 層 9為場絕緣膜c 再 Φ- 半 m 體 晶 圃 10係 在 晶 片 區 域 2上形成半導體電路之後> 寫 本 頁 袈 沿 著 切 割 媒 3切片分割。 包圍晶片區域2之 溝部1的圖型, I 係 在 切 片 之 際 ,為 了 防 止 裂 痕 影 響 晶 片 區 域2之内部而設 1 I 者 〇 因 而 如 圖 6 (b) 所 不 會 在 各 層 間 絕 緣膜6上形成。 1 1 訂 如 此 在 習 知 之半 導 體 晶 圓 中 > 圍 著 晶 片 區域2的溝部1會 1 形 成 直 線 狀 而其 相 對 向 的 側 壁 在 平 面 中 觀之亦為直線狀 1 1 ΰ 該 種 直 線 狀 的溝 部 圖 型 如 圖 5中所說明般非常容易發 1 I 生 m 鍍 膜 5的膜剝落情形 i 1 [發明所欲解決之問題] Ί 1 本 發 明 係 為 解決 上 述 之 問 題 點 而 成 者 且可防止起因於 1 1 濺 鍍 膜 之 覆 蓋 範圍 不 良 之 膜 剝 落 的 半 導 體 裝置及其製造方 1 1 法 〇 1 | [解決問題之手段] f 1 本 發 明 之 半 導體 裝 置 係 具 備 有 形 成 於 半導體晶圓之主 1 1 面 的 晶 片 區 域 、形 成 於 上 述 晶 片 區 域 之 溝 部、及自上述晶 1 1 片 區 域 之 表 面 埋續 上 述 、进 m 部 之 内 面 而 形 成 的濺鍍膜,其特 1 1 激 為 : t 述 溝 部之 側 壁 的 輪 那 形 成 具 有 凹 部或是凸部。 1 1 本紙張尺度適用中國國家標準(CNS〉A4規格(2ΪΟΧ297公釐) _ 5 _ 415035 A7 - B7 經濟部智慧財產局員工消費合作社印製 五、發明説明 (3 ) - 1 1 又 本 發 明 之 半 導 體 裝 置 I 係 具 備 有 形 成 於 半 導 體 晶 圓 1 I 之 主 面 的 晶 片 區 域 區 副 上 述 晶 Η 區 域 之 外 周 的 溝 部 及 1 1 e 上 述 晶 Η 區 域 之 表 面 連 m 上 述 溝 部 之 内 面 而 形 成 的 濺 鍍 y-—V 請 1 先 1 膜 * 其 特 徴 為 上 述 溝 部 之 側 壁 的 輪 廊 形 成 具 有 凹 部 或 是 閱 讀 1 f 1 凸 部 〇 之 1 注 1 又 本 發 明 之 半 導 體 裝 置 其 特 徽 為 上 述 溝 部 一 方 之 意 辜 1 | 倒 壁 的 凹 部 或 是 凸 部 係 形 成 與 相 對 向 的 另 — 方 之 側 壁 的 再 填 1 凹 部 或 是 凸 部 交 互 置 位 者 〇 寫 本 % 頁 1 又 本 發 明 之 半 導 體 裝 置 其 特 激 為 ; 上 逑 溝 部 一 方 之 1 -1 倒 壁 的 凹 部 或 是 凸 部 係 形 成 進 人 相 對 向 的 另 一 方 之 側 壁 1 1 | 的 凹 部 内 〇 1 1 訂 1 又 本 發 明 之 半 導 體 裝 置 其 特 微 為 : 上 述 凹 部 或 是 凸 部 之 平 面 形 狀 為 矩 形 三 角 形 或 是 固 形 之 部 分 彤 狀 〇 1 1 又 本 發 明 之 半 導 體 裝 置 之 製 造 方 法 其 特 徵 為 包 含 1 1 有 在 半 導 體 基 板 之 表 面 上 將 區 if 晶 片 區 域 的 溝 部 形 成 該 溝 Γ 1 部 側 壁 之 輪 11RI 廊 具 有 凸 部 或 是 凹 部 的 步 驟 自 上 述 晶 片 區 域 Ί 之 表 面 連 壤 上 述 溝 部 之 内 面 Η 彤 成 濺 鍍 膜 的 步 驟 Μ 及 沿 1 1 著 上 述 溝 郁 之 外 側 將 上 述 半 導 體 基 板 予 切 Η 的 步 m 〇 [ I [發明之實施形態] 1 I K 下 1 係 參 照 圖 式 就 本 發 明 之 實 施 形 態 加 Μ 說 明 0 另 外 - 1 1 在 各 圖 中 相 同 或 是 相 當 的 部 分 附 上 相 同 的 元 件 编 號 並 1 1 省 略 或 是 簡 化 其 說 明 0 1 1 實 施 形 態 1 . 1 I 圖 1係顯示依本發明之苜腌ΐ 杉態1 之 形 成 於 晶 Η 區 域 之 内 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) -6 _ 經濟部智慧財產局員工消費合作社印製 415035 A7 B7五、發明説明(4 ) 部或是外周的溝部之圖型之形狀的画,圖〗(a)為溝部圃型 之平面圖|圖1(b)〜圖1(d)係顯示濺鍍膜之覆蓋範圍( cove「age)之狀態的溝部1之各部的剖面圖,圖1(b)、圖 1(c)、圖1(d)分別為沿著圖1(a)之M-M'線、N-N'線、0-0’ 線的剖面圖。 如該圖1所示,在本實施形態中,溝部1之特徵係形成相 對向之側壁la、lb之輪廊具有凹部或是凸部《此亦可說由 上面觀看溝部1時,於側壁之平面彤狀形成有凹部或是凸 部0 又,在本實施形態中*溝部1之相對向的側壁la、lb之 凹部等,或是凸部等係相對向者。或是*對溝部1之中心 線處於對稱的關係。 該種的溝部1,亦可依需要形成於晶片區域之局部上· 且在晶Η區域之較寬的覆蓋範圍内形成於所需要的位置上 。代表性的適用例,係如圖6所示*該種的溝部1係在半導 體晶固10中於區割晶片區域之外周上形成方形的環狀之情 況。 使用圖ί說明該種溝部圖型的效果。考fi圖1(a)之溝部 圖型位於晶圓周邊,而由圖1(b)所示之方向射人的濺鍍粒 子變多的情況作為例子。此情況|晶圓中心係位於紙面左 方向者。 此時,由圖1(a)中之M-M_剖面的圖1(b)、或N-N’剖面的 圖1(c)可知•圖1U)中之溝部側壁la的邊DE、BC之壁面· 由於成為濺鍍的陰影部分*所以不容易形成濺鍍膜5且覆 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨OX297公釐) 415035 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明(5 ) 蓋範圍(coverage)會變差。 另一方面*如画1(a)中之0-0’剖面的圈1(d)所示*由於 在溝部側壁〗a之邊AB、CD、EF上充分射入濺鍍粒子4,所 Μ邊A&、CD、EF可正常形成濺鍍膜5。因而,可利用覆蓋 範圍較佳的邊AB、CD來補強覆蓋範圍(coverage)較差的邊 BC,又,可利用覆蓋範圍較佳的邊CD、EF來補強覆蓋範圍 (coverage)較差的邊DE,藉此就不容易產生濺鍍膜5之膜 剝落。 又,在紙面右方向有晶圓中心的情況亦為相同,可利用 邊GH、IJ來補強溝部側壁lb的邊HI,利用邊IJ、KL來補強 邊JK。此目的係在兩側的側壁la、lb之輪廊形狀上設有凸 部。 在此*如圖Ua)所示,當將溝部側壁之凸部及凹部的形 狀,即將凸部之寬幅當作(U,將凹部之寬幅當作d2,將凸 部之内俩當作d3,將相對向的俩壁la、lb之最小間隙當作 d4時,dl、d2、d3、d4之各自的畏度或是比例並非限於該 圖所示之锾蓋範圍内而有各種情況•例如為dl = d2 = d3 = d4 = 0 . 4 ϋ π 等0 又,使用於濺鍍膜5上的材料*可舉氮化鈦/钛=1 000 / 200S等作為一例。 圖2係顯示依本發明之實施形態之區劃晶片區域之溝部 之圖型的另一形吠的圖,且顯示溝部圖型之平面圖。 圖2(a)中*於直線狀之溝部1之兩方的側壁la、lb上肜 成有半圓形或是半椭圓之凹部或是凹坑。 (請先閲讀背面之注意事項再填寫本頁} 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) 8 415035 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明(6 ) - ί 1 圖 2 { b) 中 9 係 於 直 線 狀 之 溝 部 1兩方的側壁1 a 1 lb上形 1 1 成 有 由 三 角 形 之 二 遴 所 構 成 的 彤 狀 之 凹 部 或 是 凹 坑 0 f 1 如此形成於溝部1之側壁上的凹部或是凸部 並非限定 請 1 先 1 於 方 形 即 使 形 成 画 形 或 是 三 角 形 也 可 獲 得 相 同 的 效 果 〇 要 閲 讀 1 S 之 並 非 垂 直 於 漉 鍍 粒 子 的 射 人 方 向 若 具 有 成 為 平 行 f Sr 之 1 1 的 成 分 β 則 依 此 即 可 形 成 濺 鍍 膜 且 產 生 防 止 膜 剝 落 的 效 意 事 項 再 填 寫 本 頁 1 1 果 0 ! 其 次 就 懕 用 區 豳 如 上 述 之 晶 Η 區 域 之 溝 部 的 半 導 體 裝 裝 置 之 製 造 方 法 的 概 略 加 Μ 說 明 0 1 首 先 在 半 導 體 晶 圓 上 形 成 晶 片 區 域 0 接 著 在 該 晶 片 1 I J 區 域 上 行 成 電 晶 體 等 的 主 rf-i. 動 元 件 或 電 m 等 的 被 動 元 件 Μ 1 1 形 成 所 希 望 的 電 路 〇 其 次 利 用 層 間 m 緣 膜 覆 蓋 該 電 路 〇 訂 1 其 次 由 於 在 該 層 間 絕 緣 膜 上 將 連 接 層 間 用 的 貫 穿 孔 1 I (via ho I e )予Μ開口 >所以會形成具有預定圖型的光阻劑 I 1 光 罩 0 上 雖 為 普 通 的 半 導 體 裝 置 形 成 之 過 程 但 是 在 該 實 I 施 形 態 中 於 形 成 光 胆 劑 光 罩 時 會 在 曰 片 區 域 之 外 周 上 1 ! 形 成 用 Η 形 成 如 圖 1所示之溝部的圖型 、亦即 同時肜成 1 i 貫 穿 孔 開 Ρ 用 和 溝 郜 開 □ 用 的 光 姐 劑 圖 型 〇 1 I 其 次 » 利 用 独 刻 法 將 孔 予 Μ 開 Ρ 的 同 時 , 將 溝 部 圖 型 予 f 1 以 蝕 刻 以 在 晶 片 外 周 形 成 溝 部 〇 之 後 形 成 自 晶 片 區 域 之 1 1 表 面 連 續 溝 部 之 内 面 的 濺 鍍 膜 〇 進 而 之 後 利 用 鋳C V D等 1 i 埋 設 孔 及 溝 部 t 且 將 之 回 蝕 刻 Μ 形 成 金 屬 配 m ϋ 1 I 以 上 係 m 成 由 多 層 所 形 成 之 半 導 體 裝 置 之 一 層 的 概 過 1 1 本紙張尺度適用中國國家標率(CNS ) A4規格(210X297公釐) ~ ^ ~ 經濟部智慧財產局員工消費合作社印製 415035 A7 B7五、發明説明(7 ) 程。按照金屬配線層之總數反覆該過程。 於所需要之層數的層叠结束後*在整體上形成純化膜。 之後,沿著切割線將半導體晶圓予以切片,K獲得複數個 晶片。安装該晶HM獲得半導體裝置。 雖如Μ上所述,但是可進而將該半導體裝置之製造方法 概述如下。亦即,首先,在半導體基板之表面上將區豳晶 片區域之溝部彤成該溝部側壁之輪廊具有凸部或是凹部。 之後經過必要的過程後,自晶片區域之表面連缅溝部之內 面以形成濺鍍膜。進而之後,經過必要的過程後,沿著溝 部將半導體基板予以切片,以獲得複數涸晶片。 另外|可適用該實施形態的機種,例如有DRAM、SRAM、 逛輯等種類的半導體裝置,而非為限定品者。 實施形態2 . 圖3係顯示依本發明之實施形態2而形成晶Η區域上所形 成的溝部、或是區剷晶片區域之外周的溝部之圖型形狀的 圖,且為溝部圄型之平面圖。 在該實施形態中|相對的溝部側壁之凹部和凸部之位置 關係是互為偏位的,在一方側壁之凹部的位置上,有另一 方側壁的凸部對應定位著。 此亦可說是一方側壁部的凹部或是凸部,形成與相對向 的另一方側壁部的凹部或是凸部交互定位著。 即使依該種的溝部圖型亦可獲得與實陁形態1相同的效 果。 再者|在該等的溝部圆型上利用C V D法埋設轉等時,於 本紙張尺度適用令國國家標準(CNS ) Α4規格(2丨ΟΧ 297公釐) -IQ- (請先閱讀背面之注意事項再填寫本頁} 415035 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明(8 ) 1 1 實 施 形 態 1中 圖1 (a )之P點部分可預测其接近的溝部撕壁 ί 1 | 會 變 少 > 且在CVD法之原理上難K進行埋設作業。 相對於 1 1 此 f 在實施形態2中 由於其具有接近的側壁, 所以在進 請 弁 1 | 行 該 種 埋 設 作 業 之 點 上 是 有 利 的 〇 閱 背 之 1 I 實 施 彤 態 3 . I 1 注 ( 圖4係顯示依本發明之實施形態3而形成晶 片 區 域 上 所 形 意 事 1 項 1 成 的 溝 部 Λ 或 是 形 成 於 晶 Μ 區 域 之外 周 的 溝 部 之 圖 型 形 狀 再 1 的 圖 且 為 溝 部 圖 型 之 平 面 圖 ύ 寫 本 頁 %- 在 該 實 施 形 態 中 f ίΑ m 部 1傜形成蛇形狀。 1 或 是 也 可 Μ 說 溝 部 1之- -方側壁的凸部 形成進人相 1 | 對 向 的 另 一 方 側 壁 之 凹 部 內 〇 1 訂 即 使 依 該 種 的 溝 部 ΓΕΠ 圖 型 亦 可 獲 得與 實 施 形 態 1相同的效 1 果 0 ! 1 再 者 在該等的溝部圖型上利用CVD法埋設鎢等時 由 1 J 於 在 溝 部 之 任 何 地 方 也 具 有 接 近 的側 壁 所 以 在 埋 設 作 業 1 之 點 上 是 有 利 的 0 ί I [發明之效果] 1 1 1 如 Μ 上 說 明 般 若 依 據 本 發 明 -則 在 半 導 Hjtt m 基 板 之 表 面 1 1 上 於 晶 片 區 域 之 中 形 成 溝 部 且 該溝 部 側 壁 之 輪 .郝 m 成 具 ! 1 有 凸 部 或 是 凹 部 所 以 在 半 導 體 裝置 之 製 造 中 具 有 不 易 1 1 發 生 形 成 於 半 導 體 晶 圓 之 表 面 上 之濺 鍍 膜 的 膜 剌 落 之 效 果 1 1 I 〇 藉 此 r 就 可 提 高 半 専 體 裝 置 之 製造 良 率 和 m 求 所 獲 得 1 1 之 半 導 體 裝 置 之 性 能 的 後 定 化 0 1 I 又 i 若 依 據 本 發 明 1 則 在 半 導 體基 板 之 表 面 上 於 區 剌 晶 1 1 -Π - 本紙展尺度適用中國國家標準(CNS ) Α4規格(210X297公釐} 415035 A7 B7 五、發明説明(9 ) 具易果 成不效 形有之 廊具落 輪,剝 之中膜 壁造的 側製膜 部之鍍 溝置濺 該裝之 於體上 由専面 且半表 , 在之 部M1I 溝所晶 成' 體 形部導 周凹半 外是於 之或成 域部形 區凸生 片有發 防剝 可膜 有之 具膜 , 鍍 際濺 之生 Η 發 晶易 涸不 數及 複 ’ 成形 Μη 情 切之 圓生 晶 發 體部 導内 半片 將 晶 在在 ’ 痕 又裂 ΰ 止
謀 和 率 良 造 製 WIT 之 。 置化 裝定 體穩 導的 半能 高性 提之 可置 就裝 . _
画 ^ ^ 01之I之 明明.Η 明 周 外 是 或 部 內 之 域 區 片 晶 之 1L, 態 形 是 或 部 内 之 周 LT 夕 域 區 片 晶 之 ΊΙ 態 彤 圖 面 平 的 ,狀 形 之 型 圖 ο 部 匾溝 的之 例 2 態 $ 杉 形^ Μ 實 另 L . 之 之 3 i 明 0- 發 本 示 顧 (請先閱讀背面之注意事項再填寫本頁) 袈. --° 經濟部智慧財產局S工消費合作社印製
明 說 之 號 • tiro 件 元 部壁 溝側 b 2 3 域 區 片 晶 子 線粒 割鍍 切® 本紙張尺度逋用中國國家標準(CNS ) A4規格(210X 297公釐) 12 415035 A7 B7 五、發明説明(it)) 5 濺 鍍 膜 6 層 間 $琶 緣 膜 7 第 一 金 屬 層 8 第 二 金 屬 9 場 氧 化 膜 10 晶 圓 (請先閱讀背面之注意事項再填寫本頁) 裝、
'1T 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標隼(CNS ) A4規格(210X 297公釐)
Claims (1)
- 415035 經濟部中央揉準局貝工消費合作社印製 A8 B8 C8 D8々、申請專利範圍 1. 一種半専體裝置,具備有形成於半導體晶圓之主面的 晶片區域、形成於上逑晶片區域之溝部、及自上述晶片區 域之表面連續上述溝部之内面而形成的狍鍍膜,其特緻為 :上述溝部之側壁的輪廊形成具有凹部或是凸部。 2. —種半導體裝置,具備有形成於半導體晶圓之主面的 晶片區域、區割上述晶片區域之外周的溝部、及自上述晶 片區域之表面連績上逑溝部之内面而形成的濺鍍膜,其特 激為:上逑溝部之側壁的輪廊形成具有凹部或是凸部。 3. 如申請專利範圍第1或2項之半導體裝置 > 其中上述溝 部一方·之倒壁的凹部或是凸部*係肜成與相對向的另一方 之側壁的凹部或是凸部交互定位者。 4. 如申請專利範圍第3項之半専體裝置,其中上述溝部 一方之側壁的凹部或是凸部|係形成進入相對向的另一方 之側壁的凹部內。 5. 如申請專利範團第1或2項之半導體裝置,其中上述凹 P或是凸部之平面形狀為矩形、三角形或是圓形之部分形 狀0 6. —種半導體裝置之製造方法,其特散為:包含有在半 導體基板之表面上將區劃晶片區域的溝部形成該溝部側壁 之輪廊具有凸郜或是凹部的步驟;自上述晶片區域之表面 連續上述溝部之内面Μ形成濺鍍膜的步驟;K及沿著上述 溝部之外側將上述半導體基板予以切片的步揉。 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家揉準(CNS ) Α4現格(210X297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10140984A JPH11340167A (ja) | 1998-05-22 | 1998-05-22 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW415035B true TW415035B (en) | 2000-12-11 |
Family
ID=15281436
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW088100693A TW415035B (en) | 1998-05-22 | 1999-01-18 | Semiconductor device |
Country Status (4)
Country | Link |
---|---|
US (1) | US6777772B1 (zh) |
JP (1) | JPH11340167A (zh) |
KR (1) | KR100287079B1 (zh) |
TW (1) | TW415035B (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9520323B2 (en) * | 2012-09-11 | 2016-12-13 | Freescale Semiconductor, Inc. | Microelectronic packages having trench vias and methods for the manufacture thereof |
KR102506869B1 (ko) * | 2018-08-30 | 2023-03-06 | 삼성전자주식회사 | 반도체 장치 |
JP7448429B2 (ja) * | 2020-06-26 | 2024-03-12 | 富士通セミコンダクターメモリソリューション株式会社 | 半導体装置および半導体装置の製造方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4502913A (en) * | 1982-06-30 | 1985-03-05 | International Business Machines Corporation | Total dielectric isolation for integrated circuits |
US5094973A (en) * | 1987-11-23 | 1992-03-10 | Texas Instrument Incorporated | Trench pillar for wafer processing |
JPH0821559B2 (ja) | 1988-02-12 | 1996-03-04 | 三菱電機株式会社 | 半導体集積回路装置の製造方法 |
JP2890380B2 (ja) | 1991-11-27 | 1999-05-10 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
JP2833323B2 (ja) * | 1992-02-18 | 1998-12-09 | 日本電気株式会社 | 半導体装置 |
US5449630A (en) * | 1994-05-03 | 1995-09-12 | United Microelectronics Corp. | Method for fabricating a trench capacitor structure for dynamic random access memory integrated circuit |
US5856007A (en) * | 1995-07-18 | 1999-01-05 | Sharan; Sujit | Method and apparatus for forming features in holes, trenches and other voids in the manufacturing of microelectronic devices |
US5662768A (en) * | 1995-09-21 | 1997-09-02 | Lsi Logic Corporation | High surface area trenches for an integrated ciruit device |
US6147857A (en) * | 1997-10-07 | 2000-11-14 | E. R. W. | Optional on chip power supply bypass capacitor |
US6137152A (en) * | 1998-04-22 | 2000-10-24 | Texas Instruments - Acer Incorporated | Planarized deep-shallow trench isolation for CMOS/bipolar devices |
-
1998
- 1998-05-22 JP JP10140984A patent/JPH11340167A/ja not_active Withdrawn
- 1998-11-12 US US09/189,870 patent/US6777772B1/en not_active Expired - Fee Related
-
1999
- 1999-01-18 TW TW088100693A patent/TW415035B/zh not_active IP Right Cessation
- 1999-01-22 KR KR1019990001950A patent/KR100287079B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
US6777772B1 (en) | 2004-08-17 |
KR100287079B1 (ko) | 2001-04-16 |
KR19990087850A (ko) | 1999-12-27 |
JPH11340167A (ja) | 1999-12-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8039314B2 (en) | Metal adhesion by induced surface roughness | |
US5136354A (en) | Semiconductor device wafer with interlayer insulating film covering the scribe lines | |
KR930022491A (ko) | 함몰형 산화 절연을 형성하는 방법 | |
TWI291595B (en) | Semiconductor device with scattering bar adjacent conductive lines | |
TW448556B (en) | Method for making an integrated circuit including alignment marks | |
TWI289901B (en) | Method for producing dual damascene interconnections and structure produced thereby | |
TW415035B (en) | Semiconductor device | |
KR970063592A (ko) | 다층 패드를 구비하는 반도체장치 및 그 제조방법 | |
US6949458B2 (en) | Self-aligned contact areas for sidewall image transfer formed conductors | |
US10811420B2 (en) | Semiconductor structure and method for forming the same | |
KR100689839B1 (ko) | 반도체장치의 더미패턴 설계방법 | |
JPH06318589A (ja) | 半導体集積回路装置 | |
TW356603B (en) | Semiconductor device and manufacturing method thereof | |
TW312024B (zh) | ||
JPH02262338A (ja) | 半導体装置の製造方法 | |
JP3017179B1 (ja) | 半導体集積回路装置及びその製造方法並びにマスク | |
JPH01196821A (ja) | 半導体装置の製造方法 | |
TW543147B (en) | Integrated circuit with self-aligned line and via and manufacturing method therefor | |
JPH08213454A (ja) | コンタクトプラグの形成方法 | |
JP2000216505A (ja) | 回路基板及び回路基板の基材成形用金型 | |
TW473926B (en) | Damascene processing | |
KR960019511A (ko) | 반도체장치의 제조방법 | |
JP2002118047A (ja) | 半導体装置の製造方法 | |
JPH01274453A (ja) | 半導体装置及びその製造方法 | |
JPH04162652A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |