KR970063592A - 다층 패드를 구비하는 반도체장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 다층 패드를 구비하는 반도체장치 및 그 제조방법에 관해 개시한다. 본 발명에 의한 다층 패드를 구비하는 반도체장치는 반도체기판 상에 형성된 반도체소자들을 포함하고 있는 절연막, 상기 절연막 상에 형성된 복수개의 도전층, 상기 복수개의 각 도전층사이에 형성된 비어 콘택홀을 포함하는 층간절연막, 상기 복수개의 도전층중 최상층 도정층상의 일영역에 패드 창을 구비하는 상부 절연막으로 된 다층 패드를 구비하는 반도체장치에 있어서, 상기 층간절연막에는 상기 비어 콘택홀이 복수개 형성되어 있는 것을 특징으로 한다.
상기 복수개의 비어 콘택홀에 의해 본 발명은 다층 패드를 구성하는 각 도전층의 표면을 평탄화할 수 있으므로 상기 평탄화과정이나 패드영역을 한정하는 식각공정에서 발생되는 슬러리나 부산물을 세척공장으로 완전히 제거할 수 있다. 이에 따라 종래 기술에 의해 형성된 반도체장치에서 종종 발생되는 패드 창에서의 와이어 본딩 부착력(adhesion force)약화와 접촉저항증가로 인한 반도체장치의 불량율을 줄일 수 있다.

Description

다층 패드를 구비하는 반도체장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 본 발명의 실시예에 의한 다층패드를 구비하는 반도체장치의 단면도이다.

Claims (8)

  1. 반도체기판 상에 형성된 반도체소자들을 포함하고 있는 절연막; 상기 절연막 상에 형성된 복수개의 도전층; 상기 복수개의 각 도전층사이에 형성된 비어 콘택홀을 포함하는 층간절연막; 상기 복수개의 도전층중 최상층 도전층상의 일영역에 패드 창을 구비하는 상부 절연막으로 된 다층 패드를 구비하는 반도체장치에 있어서, 상기 층간절연막에는 상기 비어 콘택홀이 복수개 형성되어 있는 것을 특징으로 하는 다층 패드를 구비하는 반도체장치.
  2. 제1항에 있어서, 상기 복수개의 비어 콘택홀은 콘택홀의 크기와 콘택홀간의 간격이 동일한 것을 특징으로 하는 다층 패드를 구비하는 반도체 장치.
  3. 제1항에 있어서, 상기 복수개의 비어 콘택홀의 크기와 콘택홀간의 간격이 일부 영역 또는 전영역에서 다른 것을 특징으로 하는 다층 패드를 구비하는 반도체 장치.
  4. 제1항 내지 제3항에 있어서, 상기 복수개의 비어 콘택홀은 상기 도전층이 제1 내지 제3도전층으로 형성되어 있을 때, 상기 제1 및 제2도전층과 상기 제2 및 제3도전층 사이에 각각 형성된 복수개의 제1 및 제2 비어콘택홀인 것을 특징으로 하는 다층 패드를 구비하는 반도체 장치.
  5. 반도체기판 상에 필드산화막을 형성하여 활성영역을 한정하는 단계; 상기 활성영역을 포함하는 결과물 전면에 제1층간 절연막을 형성하는 단계; 상기 제1층간절연막 상에 도전층을 형성하는 단계; 및 상기 도전층상에 패드 창을 포함하는 상부 절연막을 형성하는 단계를 포함하는 다층 패드를 구비하는 반도체장치의 제조방법에 있어서, 상기 도전층 사이에 패드 창을 포함하는 상부 절연막을 형성하기 전에 상기 도전층을 제1도전층이라 하면, 상기 제1도전층 상에 복수개의 비어 콘택홀을 포함하는 제2층간절연막을 형성하는 단계; 및 상기 복수개의 비어 콘택홀을 채우는 제2도전층을 상기 제2층간절연막 상에 형성하는 단계 를 더 포함하는 것을 특징으로 하는 다층 패드를 구비하는 반도체 장치의 제조방법.
  6. 제5항에 있어서, 상기 복수개의 비어 콘택홀을 복수개의 제1비어 콘택홀이라 하면, 상기 제2도전층을 형성한 다음, 상기 제2도전층 상에 상기 복수개의 제2비어 콘택홀을 포함하는 제3층간절연막을 형성하는 단계; 상기 복수개의 제2비어 콘택홀을 채우는 표면이 평탄화된 제3도전층을 상기 제3층간절연막 상에 형성하는 단계를 더 포함하는 것을 특징으로 하는 다층 패드를 구비하는 반도체장치의 제조방법.
  7. 제6항에 있어서, 상기 복수개의 제1비어 콘택홀 또는 복수개의 제2비어 콘택홀의 각 콘택홀의 크기 및 각 콘택홀 사이의 간격은 전체영역에서 서로 동일하게 형성하는 것을 특징으로 하는 다층 패드를 구비하는 반도체 장치의 제조방법.
  8. 제6항에 있어서, 상기 복수개의 제1비어 콘택홀 또는 복수개의 제2비어 콘택홀에서 각 콘택홀의 크기 및 각 콘택홀 사이의 간격은 일부영역 또는 전 영역에서 서로 다른 크기로 형성하는 것을 특징으로 하는 다층 패드를 구비하는 반도체장치의 제조방법.
    ※참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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