KR100506768B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 기판 상에 트랜지스터를 형성하여 이루어지는 반도체 장치에 있어서, 반도체 기판(21) 내에 형성되는 저농도의 소스 ·드레인층(26)과, 이 소스 ·드레인층(26) 내에 형성되는 고농도의 소스 ·드레인층(30)과, 상기 기판(21) 상에 게이트 산화막(25)을 사이에 두고서 형성되는 게이트 전극(38E)과, 이 게이트 전극(38E) 하방(下方)에 형성되고, 상기 소스 ·드레인층(26, 30) 사이에 위치하는 채널을 구성하는 P형 바디층(32)과, 상기 소스 ·드레인층(30)에 콘택트하는 복수 배열된 플러그 콘택트부(47)와, 이 콘택트부(47)를 사이에 두고서 상기 소스 ·드레인층(30)에 콘택트 접속하는 소스 ·드레인 전극을 구비한 것을 특징으로 한다. 또한, 하층 배선(2층 배선)(59)을 피복하는 층간 절연막(55)에 형성되는 비아홀(61)이 콘택트되어 이루어지는 반도체 장치에 있어서, 상기 비아홀(61)이 패드부에 구성되는 금범프 전극(63) 아래 이외의 영역에 형성되어 있는 것을 특징으로 한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 특히, 하층과 상층을 콘택트 접속하는 경우의 콘택트 저항의 저감화를 도모하는 기술에 관한 것이다. 또한, 범프 전극의 형성에 관한 것이다.
이하, 종래의 반도체 장치 및 그 제조 방법에 대해서 도면을 참조하면서 설명한다.
도 14에 있어서, 참조부호 "1"은 반도체 기판이며, 상기 기판(1) 상에 게이트 산화막(2)을 사이에 두고서 게이트 전극(3)이 형성되고, 상기 게이트 전극(3)에 인접하도록 소스 ·드레인층(4)이 형성되어 있다. 그리고, 상기 게이트 전극을 피복하는 층간 절연막(5)이 형성되고, 상기 층간 절연막(5)에 형성된 콘택트홀(6)을 사이에 두고서 상기 소스 ·드레인층(4)에 콘택트하는 소스 ·드레인 전극(7)이 형성되어 있다.
도 15 및 도 16에 있어서, 참조부호 "11"은 반도체 기판이며, 상기 기판(11) 상에 LOCOS 산화막으로 이루어지는 절연막(12)이 형성되고, 이 절연막(12) 상에 하층 배선(13)이 형성되어 있다.
또한, 상기 하층 배선(13)을 피복하도록 층간 절연막(14)이 형성되고, 이 층간 절연막(14)에 형성된 비아홀(15)을 사이에 두고서 상기 하층 배선(13)에 콘택트하도록 상층 배선(16)이 형성되어 있다.
그리고, 상기 상층 배선(16)을 피복하도록 보호막(17)이 형성되고, 이 보호막(17)이 개구되어 이루어지는 패드부(17A)에 금범프 전극(18)이 형성되어 있다.
여기서, 도 14에 도시된 반도체 장치에 있어서, 상기 소스 ·드레인 전극을 형성하는 경우에, 스퍼터링법으로 Al 등의 금속막을 퇴적하는 경우에는, 콘택트홀의 축소에 수반하여 콘택트홀 내의 금속막의 스텝 커버리지가 감소한다. 그 때문에, 최근에는 콘택트홀 내에 텅스텐막 등의 도전성을 갖는 막을 CVD법으로 매립하고, 그 위에 Al 등의 금속막을 패터닝 형성하여 금속 배선층으로 하는 것이 실용화되어 있다.
이러한 플러그 콘택트 기술을 채용하여, 각종 트랜지스터를 형성하는 경우, 콘택트홀 사이즈가 가지각색이면 매립 후의 에칭시의 리세스량도 가지각색으로 되며, 극단적으로 말하면, 금속막의 스텝 커버리지가 매립되지 않은 경우와 동일한 정도까지 악화하기도 한다.
그 때문에, 예를 들면, 0.35㎛ 등의 미세화 프로세스에서 각종 트랜지스터를 구성하는 경우, 각 콘택트홀 사이즈는 최소 디자인 룰의 트랜지스터의 콘택트홀 사이즈에 일치할 필요가 있어, 어떤 트랜지스터에서는 콘택트 저항이 높게 되고, 온저항이 상승하게 되는 문제가 있었다.
또한, 도 15 및 도 16에 도시한 반도체 장치에 있어서, 상기 패드부 하에 비아홀(15)이 있으면, 이 비아홀(15)의 표면 단차가, 금범프 전극(18)의 표면에도 남아있게 된다. 그 때문에, 금범프 전극(18)의 표면 단차에 의해, 예를 들면, TAB(Tape Automated Bonding) 등의 실장 포인트로의 실장시의 비율 저하의 원인이었다.
특히, 예를 들면, 0.35㎛ 등의 미세화 프로세스에서 각종 트랜지스터를 구성하는 경우, 각 비아홀(콘택트홀)의 크기는 최소 크기가 적용되기 때문에, 패드부의 개구 지름도 미세한 복수개의 비아홀로 구성되게 된다. 그 때문에, 상기 금범프 전극(18)의 표면과 같이 표면 단차가 남아있게 된다.
그래서, 본 발명의 반도체 장치 및 그 제조 방법은, 반도체 기판 상에 트랜지스터를 형성하여 구성되는 반도체 장치에 있어서, 하층과 상층을 콘택트 접속하기 위한 콘택트부가 복수열로 배치되어 있는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치 및 그 제조 방법은, 반도체 기판 상에 제1 트랜지스터 및 제2 트랜지스터를 형성하여 이루어지는 반도체 장치에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터에서의 하층과 상층을 콘택트 접속하기 위한 콘택트부의 형성수가 상이하도록 배치되어 있는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치 및 그 제조 방법은, 상기 제1 트랜지스터에서는 하층과 상층을 콘택트 접속하기 위한 콘택트부가 1열로 배치되고, 상기 제2 트랜지스터에서는 하층과 상층을 콘택트 접속하기 위한 콘택트부가 복수열로 배치되어 있는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치 및 그 제조 방법은, 상기 제2 트랜지스터가 게이트 전극에 인접하도록 소스 ·드레인층을 갖고, 상기 게이트 전극 하방(下方)에 채널을 구성하는 반도체층이 배치되어 있는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치 및 그 제조 방법은, 상기 제2 트랜지스터의 게이트 전극 하방에는, 상기 소스 ·드레인층에 연결되고, 상기 반도체층에 접하도록 상기 소스 ·드레인층과 동일한 도전형의 저농도층이 배치되어 있는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치 및 그 제조 방법은, 상기 제2 트랜지스터의 게이트 전극 하방에는, 상기 소스 ·드레인층에 연결되고, 상기 반도체층에 접하도록 상기 소스 ·드레인층과 동일한 도전형의 저농도층이 상기 반도체 표층에 얇게 확장 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치 및 그 제조 방법은, 상기 콘택트부가, 소스 ·드레인층에 콘택트 접속하기 위한 것을 특징으로 한다.
또한, 본 발명의 반도체 장치 및 그 제조 방법은, 상기 콘택트부가, 하층 배선 및 상층 배선에 콘택트 접속하기 위한 것을 특징으로 한다.
또한, 본 발명의 반도체 장치 및 그 제조 방법은, 상기 콘택트부에는, 도전성을 갖는 막이 매립되어 있는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치 및 그 제조 방법은, 하층 배선을 피복하는 층간 절연막에 형성되는 비아홀을 사이에 두고서 상층 배선이 콘택트되어 이루어지는 반도체 장치에 있어서, 상기 비아홀이, 패드부에 구성되는 범프 전극 아래 이외의 영역에 형성되어 있는 것을 특징으로 한다.
또한, 상기 범프 전극 아래에는 하층 배선이 배치되어 있는 것을 특징으로 한다.
그리고, 그 제조 방법은, 상기 하층 배선을 피복하도록 층간 절연막을 형성하고, 이 층간 절연막의 패드 형성부 이외의 영역에 비아홀을 형성한 후에, 상기 비아홀을 사이에 두고서 상기 하층 배선에 콘택트하도록 상기 상층 배선을 형성하고, 또한 패드부에 범프 전극을 형성하는 공정을 구비한 것을 특징으로 한다.
이에 따라, 상기 패드부에 구성되는 범프 전극 하에는, 비아홀이 형성되지 않기 때문에, 범프 전극 표면의 평탄화가 도모된다.
또한, 상기 범프 전극 하에도 하층 배선을 배치시킴으로써, 패드부 주변의 평탄성을 손상시키지는 않는다.
또한, 본 발명의 반도체 장치는, 일도전형의 반도체 상에 게이트 산화막을 사이에 두고서 형성된 게이트 전극과, 상기 게이트 전극에 인접하도록 형성된 소스 ·드레인층과, 상기 게이트 전극 하방에 형성되고, 채널을 구성하는 반도체층과, 상기 소스 ·드레인층에 콘택트 접속된 하층 배선과, 상기 하층 배선을 피복하는 층간 절연막에 형성되고, 패드부에 구성되는 패드 전극 아래 이외의 영역에 형성된 비아홀과, 상기 비아홀을 사이에 두고서 상기 하층 배선에 콘택트 접속되는 하층 배선을 구비하는 것을 특징으로 한다.
그리고, 그 제조 방법은, 일도전형의 반도체 내에 역도전형 불순물을 이온 주입하여 저농도의 역도전형 소스 ·드레인층을 형성하는 공정과, 역도전형 불순물을 이온 주입하여 상기 저농도의 역도전형 소스 ·드레인층에 연결되는 저농도의 역도전층을 형성하는 공정과, 역도전형 불순물을 이온 주입하여 상기 저농도의 역도전형 소스 ·드레인층 내에 고농도의 역도전형 소스 ·드레인층을 형성하는 공정과, 일도전형 불순물을 이온 주입하여 상기 게이트 전극 하방에 상기 역도전형층을 분단하는 일도전형 바디층을 형성하는 공정과, 상기 게이트 전극을 피복하는 층간 절연막을 사이에 두고서 상기 소스 ·드레인층에 콘택트 접속하는 하층 배선을 형성하는 공정과, 상기 하층 배선층을 피복하도록 층간 절연막을 형성한 후에 상기 층간 절연막의 패드부에 구성되는 범프 전극 아래 이외의 영역에 비아홀을 형성하는 공정과, 상기 비아홀을 사이에 두고서 상기 하층 배선에 콘택트 접속하는 상층 배선을 형성하는 공정을 구비한 것을 특징으로 한다.
<실시예>
이하, 본 발명의 반도체 장치 및 그 제조 방법에 있어서, 액정 구동용 드라이버나 EL(Electro Luminescence) 구동용 드라이버 등의 각종 표시 디스플레이 구동용 드라이버를 구성하는 각종 MOS 트랜지스터가 혼재되어 이루어지는 반도체 장치에 적용한 경우에 대해서 도면을 참조하면서 설명한다.
상기 표시 디스플레이 구동용 드라이버는, 도 10a의 좌측으로부터 로직계의 (예를 들면, 3V) N채널형 MOS 트랜지스터 및 P채널형 MOS 트랜지스터, 레벨 시프터용의 (예를 들면, 30V) N채널형 MOS 트랜지스터, 고내압계의 (예를 들면, 30V) N채널형 MOS 트랜지스터, 도 10b의 좌측으로부터 낮은 온저항화가 도모된 고내압계의 (예를 들면, 30V) N채널형 MOS 트랜지스터, 고내압계의 (예를 들면, 30V) P채널형 MOS 트랜지스터, 및 낮은 온저항화가 도모된 고내압계의 (예를 들면, 30V) P채널형 MOS 트랜지스터로 구성된다. 또한, 설명의 편의상, 상기 고내압계의 MOS 트랜지스터와 낮은 온저항화가 도모된 고내압계의 MOS 트랜지스터를 차별화하기 위해, 이하의 설명에서는 낮은 온저항화가 도모된 고내압계의 MOS 트랜지스터를 SLED(Slit channel by counter doping with extended shallow drain) MOS 트랜지스터로 불리운다.
이러한 표시 디스플레이 구동용 드라이버를 구성하는 각종 MOS 트랜지스터가 혼재되어 이루어지는 반도체 장치에서는, 도 10a 및 도 10b에 도시한 바와 같이 상기 고내압계의 P채널형 MOS 트랜지스터 및 상기 낮은 온저항화가 도모된 고내압계의 P채널형 SLED MOS 트랜지스터가 구성되는 N형 웰(23)이 단차고부로 되고, 기타의 각종 MOS 트랜지스터가 구성되는 P형 웰(22)이 단차저부로 구성된다. 즉, 미세한 로직계의 (예를 들면, 3V) N채널형 MOS 트랜지스터 및 P채널형 MOS 트랜지스터가 단차저부에 배치되도록 구성되어 있다.
먼저, 상기 표시 디스플레이 구동용 드라이버를 구성하는 각종 MOS 트랜지스터가 혼재되어 이루어지는 반도체 장치의 제조 방법에 대해서 설명한다.
우선, 도 1a 및 도 1b에 있어서, 각종 MOS 트랜지스터를 구성하기 위한 영역을 획정(畵定)하기 위해서, 예를 들면, P형의 반도체 기판(P-sub)(21) 내에 P형 웰(PW)(22) 및 N형 웰(NW)(23)을 LOCOS법을 이용하여 형성한다. 즉, 도시한 설명은 생략하지만, 상기 기판(21)의 N형 웰 형성 영역 상에 패드 산화막 및 실리콘 질화막을 형성하고, 상기 패드 산화막 및 실리콘 질화막을 마스크로 하여, 예를 들면 붕소 이온을 대략 80KeV의 가속 전압, 8 ×1012/㎠의 주입 조건으로 이온 주입하여, 이온 주입층을 형성한다. 그 후, 상기 실리콘 질화막을 마스크로 기판 표면을 LOCOS법에 의해 필드 산화하여 LOCOS막을 형성한다. 이 때, LOCOS막 형성 영역 하에 이온 주입되어 있는 붕소 이온이 기판 내부에 확산되어 P형층이 형성된다.
다음에, 상기 패드 산화막 및 실리콘 질화막을 제거한 후에, 상기 LOCOS막을 마스크로서 기판 표면에 인 이온을 대략 80KeV의 가속 전압, 9 ×1012/㎠의 주입 조건으로 이온 주입하여, 이온 주입층을 형성한다. 그리고, 상기 LOCOS막을 제거한 후에, 상기 기판에 주입된 각 불순물 이온을 열확산시켜서, P형 웰 및 N형 웰을 형성함으로써, 도 1a 및 도 1b에 도시한 바와 같이, 상기 기판(21) 내에 형성되는 P형 웰(22)은 단차저부에 배치되고, N형 웰(23)은 단차고부에 배치된다.
그리고, 도 2a 및 도 2b에 있어서, 각 MOS 트랜지스터마다 소자 분리하기 위해, 대략 500nm 정도의 소자 분리막(24)을 LOCOS법에 의해 형성하고, 이 소자 분리막(24) 이외의 활성 영역 상에 대략 80nm 정도의 고내압용의 두꺼운 게이트 산화막(25)을 열산화에 의해 형성한다.
이어서, 레지스트막을 마스크로 하여 제1 저농도의 N형 및 P형 소스 ·드레인층(이하, LN층(26), LP층(27)으로 칭함. 또한, 예를 들면 LN층(26)의 L은 저농도(low concentration)의 약칭임)을 형성한다. 즉, 우선, 도시하지 않은 레지스트막으로 LN층 형성 영역 위 이외의 영역을 피복한 상태에서 기판 표층에, 예를 들면, 인 이온을 대략 120KeV의 가속 전압, 8 ×1012/㎠의 주입 조건으로 이온 주입하여, LN층(26)을 형성한다. 그 후, 레지스트막(PR)으로 LP층 형성 영역 위 이외의 영역을 피복한 상태에서 기판 표층에, 예를 들면 붕소 이온을 대략 120KeV의 가속 전압, 8.5 ×1012/㎠의 주입 조건으로 이온 주입하여, LN층(27)을 형성한다. 또한, 실제로는 후공정의 어닐링 공정(예를 들면, 1100℃의 N2 분위기중에서, 2시간)을 통해서, 상기 이온 주입된 각 이온종이 열확산되어서 LN층(26) 및 LP층(27)으로 된다.
이어서, 도 3a 및 도 3b에서, P채널형 및 N채널형 SLED MOS 트랜지스터 형성 영역에 형성된 상기 LN층(26) 사이 및 LP층(27) 사이에 레지스트막을 마스크로 하여 각각 제2 저농도의 N형 및 P형 소스 ·드레인층(이하, SLN층(28) 및 SLP층(29)로 칭함. 또한, 예를 들면, SLN층(28)의 SL은, 제2 저농도(second low concentration)의 약칭임)을 형성한다. 즉, 우선, 도시하지 않은 레지스트막으로 SLN층 형성 영역 위 이외의 영역을 피복한 상태에서 기판 표층에, 예를 들면, 인 이온을 대략 120KeV의 가속 전압, 1.5 ×1012/㎠의 주입 조건으로 이온 주입하여, 상기 LN층(26)에 연결되는 SLN층(28)을 형성한다. 그 후, 레지스트막(PR)에서 SLP층 형성 영역 위 이외의 영역을 피복한 상태에서 기판 표층에, 예를 들면, 이플루오르화 붕소 이온(49BF2 +)을 대략 140KeV의 가속 전압, 2.5 ×1012/㎠의 주입 조건으로 이온 주입하여, 상기 LP층(27)에 연결되는 SLP층(29)을 형성한다. 또한, 상기 LN층(26)과 상기 SLN층(28) 또는 상기 LP층(27)과 상기 SLP층(29)의 불순물 농도는, 거의 동등하지만, 어느 한쪽이 높게 되도록 설정되어 있다.
또한, 도 4a 및 도 4b에서, 레지스트막을 마스크로 하여 고농도의 N형 및 P형의 소스 ·드레인층(이하, N+층(30), P+층(31)으로 칭함)을 형성한다. 즉, 먼저, 도시하지 않은 레지스트막으로 N+층 형성 영역 위 이외의 영역을 피복한 상태에서 기판 표층에, 예를 들면 인 이온을 대략 80KeV의 가속 전압, 2 ×1015/㎠의 주입 조건으로 이온 주입하여, N+층(30)을 형성한다. 그 후, 레지스트막(PR)으로 P+층 형성 영역 위 이외의 영역을 피복한 상태에서 기판 표층에, 예를 들면, 이플루오르화 붕소 이온을 대략 140KeV의 가속 전압, 2 ×1015/㎠의 주입 조건으로 이온 주입하여, P+층(31)을 형성한다.
다음에, 도 5a 및 도 5b에서, 상기 SLN층(28) 및 SLP층(29)의 형성용의 마스크 개구 지름(도 3 참조)보다도 작은 개구 지름을 갖는 레지스트막을 마스크로 하여 상기 LN층(26)에 연결되는 SLN층(28)의 중앙부 및 상기 LP층(27)에 연결되는 SLP층(29)의 중앙부에 각각 역도전형의 불순물을 이온 주입함으로써, 상기 SLN층(28) 및 SLP층(29)을 분단하는 P형 바디층(32) 및 N형 바디층(33)을 형성한다. 즉, 우선, 도시하지 않은 레지스트막으로 P형층 형성 영역 위 이외의 영역을 피복한 상태에서 기판 표층에, 예를 들면, 이플루오르화 붕소 이온을 대략 120KeV의 가속 전압, 5 ×1012/㎠의 주입 조건으로 이온 주입하여, P형 바디층(32)을 형성한다. 그 후, 레지스트막(PR)으로 N형층 형성 영역 위 이외의 영역을 피복한 상태에서 기판 표층에, 예를 들면, 인 이온을 대략 190KeV의 가속 전압, 5 ×1012/㎠의 주입 조건으로 이온 주입하여, N형 바디층(33)을 형성한다. 또한, 상기 도 3 ~ 도 5에 도시한 이온 주입 공정에 관한 작업 공정 순은, 적절히 변경 가능한 것이고, 상기 P형 바디층(32) 및 N형 바디층(33)의 표층부에 채널이 형성된다.
또한, 도 6a 및 도 6b에서, 통상 내압용의 미세화 N채널형 및 P채널형 MOS 트랜지스터 형성 영역의 기판(P형 웰(22)) 내에 제2 P형 웰(SPW)(34) 및 제2 N형 웰(SNW)(35)을 형성한다.
즉, 상기 통상 내압의 N채널형 MOS 트랜지스터 형성 영역 상에 개구를 갖는 도시하지 않은 레지스트막을 마스크로 하여 상기 P형 웰(22) 내에, 예를 들면, 붕소 이온을 대략 190KeV의 가속 전압, 1.5 ×1013/㎠의 제1 주입 조건으로 이온 주입후, 동일하게 붕소 이온을 대략 50KeV의 가속 전압, 2.6 ×1012/㎠의 제2 주입 조건으로 이온 주입하여, 제2 P형 웰(34)을 형성한다. 또한, 상기 통상 내압용의 P채널형 MOS 트랜지스터 형성 영역 상에 개구를 갖는 레지스트막(PR)을 마스크로 하여 상기 P형 웰(22) 내에, 예를 들면, 인 이온을 380KeV의 가속 전압, 1.5 ×1013/㎠의 주입 조건으로 이온 주입하여, 제2 N형 웰(35)을 형성한다. 또한, 380KeV 정도의 고가속 전압 발생 장치가 없는 경우에는, 2가의 인 이온을 대략 190KeV의 가속 전압, 1.5 ×1013/㎠의 주입 조건으로 이온 주입하는 더블 에칭 방식도 된다. 이어서, 인 이온을 대략 140KeV의 가속 전압, 4.0 ×1012/㎠의 주입 조건으로 이온 주입한다.
다음에, 통상 내압용의 N채널형 및 P채널형 MOS 트랜지스터 형성 영역 상과 레벨 시프터용의 N채널형 MOS 트랜지스터 형성 영역 상의 상기 게이트 산화막(25)을 제거한 후에, 도 7a 및 도 7b에 도시한 바와 같이, 이 영역 상에 새롭게 소망의 막 두께의 게이트 산화막을 형성한다.
즉, 우선, 전면에 레벨 시프터용의 N채널형 MOS 트랜지스터용에 대략 14nm 정도(이 단계에서는 대략 7nm 정도이지만, 후술하는 통상 내압용의 게이트 산화막 형성시에 막 두께가 증대함)의 게이트 산화막(36)을 열산화에 의해 형성한다. 이어서, 통상 내압용의 N채널형 및 P채널형 MOS 트랜지스터 형성 영역 상에 형성된 상기 레벨 시프터용의 N채널형 MOS 트랜지스터의 게이트 산화막(36)을 제거한 후에, 이 영역에 통상 내압용의 얇은 게이트 산화막(37)(대략 7nm 정도)을 열산화에 의해 형성한다.
이어서, 도 8a 및 도 8b에서, 전면에 대략 100nm 정도의 폴리실리콘막을 형성하고, 이 폴리실리콘막에 POCl3을 열확산원으로 하여 열확산시켜 도전화한 후에, 이 폴리실리콘막 상에 대략 100nm 정도의 텅스텐 실리사이드막, 또는 대략 150nm 정도의 SiO2막을 적층하고, 도시하지 않은 레지스트막을 이용하여 패터닝하여 각 MOS 트랜지스터용의 게이트 전극(38A, 38B, 38C, 38D, 38E, 38F, 38G)을 형성한다. 또한, 상기 SiO2막은, 패터닝 시의 하드 마스크로서 작용한다.
이어서, 도 9a 및 도 9b에서, 상기 통상 내압용의 N채널형 및 P채널형 MOS 트랜지스터용으로 저농도의 소스 ·드레인층을 형성한다.
즉, 우선, 통상 내압용의 N채널형 MOS 트랜지스터용의 저농도 소스 ·드레인층 형성 영역 위 이외의 영역을 피복하는 도시하지 않은 레지스트막을 마스크로 하여, 예를 들면 인 이온을 대략 20KeV의 가속 전압, 6.2 ×1013/㎠의 주입 조건에 이온 주입하여, 저농도의 N-형 소스 ·드레인층(39)을 형성한다. 또한, 통상 내압용의 P채널형 MOS 트랜지스터용의 저농도 소스 ·드레인층 형성 영역 위 이외의 영역을 피복하는 레지스트막(PR)을 마스크로 하여, 예를 들면, 이플루오르화 붕소 이온을 대략 20KeV의 가속 전압, 2 ×1013/㎠의 주입 조건으로 이온 주입하여, 저농도의 P-형 소스 ·드레인층(40)을 형성한다.
또한, 도 10a 및 도 10b에서, 전면에 상기 게이트 전극(38A, 38B, 38C, 38D, 38E, 38F, 38G)을 피복하도록 대략 250nm 정도의 TEOS막(41)을 LPCVD법에 의해 형성하고, 상기 통상 내압용의 N채널형 및 P채널형 MOS 트랜지스터 형성 영역 상에 개구를 갖는 레지스트막(PR)을 마스크로 하여 상기 TEOS막(41)을 이방성 에칭한다. 이에 의해, 도 10에 도시한 바와 같이 상기 게이트 전극(38A, 38B)의 양측벽부에 측벽 스페이서막(41A)이 형성되고, 상기 레지스트(PR)막으로 피복된 영역에는 TEOS막(41)이 그대로 남아있다.
그리고, 상기 게이트 전극(38A)과 측벽 스페이서막(41A) 및, 상기 게이트 전극(38B)과 측벽 스페이서막(41A)을 마스크로 하여, 상기 통상 내압용의 N채널형 및 P채널형 MOS 트랜지스터용으로 고농도의 소스 ·드레인층을 형성한다.
즉, 통상 내압용의 N채널형 MOS 트랜지스터용의 고농도의 소스 ·드레인층 형성 영역 위 이외의 영역을 피복하는 도시하지 않은 레지스트막을 마스크로 하여, 예를 들면, 비소 이온을 대략 100KeV의 가속 전압, 5 ×1015/㎠의 주입 조건으로 이온 주입하여, 고농도의 N+형 소스 ·드레인층(42)을 형성한다. 또한, 통상 내압용의 P채널형 MOS 트랜지스터용의 고농도 소스 ·드레인층 형성 영역 위 이외의 영역을 피복하는 도시하지 않은 레지스트막을 마스크로 하여, 예를 들면, 이플루오르화 붕소 이온을 대략 40KeV의 가속 전압, 2 ×1015/㎠의 주입 조건으로 이온 주입하여, 고농도의 P+형 소스 ·드레인층(43)을 형성한다.
이하, 전면에 TEOS막 및 BPSG막 등으로 이루어지는 대략 600nm 정도의 층간 절연막을 형성한 후에, 상기 각 고농도의 소스 ·드레인층(30, 31, 42, 43)에 콘택트 접속하는 금속 배선층을 형성함으로써, 상기 액정 구동용 드라이버를 구성하는 통상 내압용의 N채널형 MOS 트랜지스터 및 P채널형 MOS 트랜지스터, 레벨 시프터용의 N채널형 MOS 트랜지스터, 고내압용의 N채널형 MOS 트랜지스터 및 P채널형 MOS 트랜지스터, 낮은 온저항화가 도모된 고내압용의 N채널형 SLED MOS 트랜지스터 및 P채널형 SLED MOS 트랜지스터가 완성된다.
(제1 실시예)
본 발명의 제1 실시 형태의 특징은, 상기 각 소스 ·드레인층(30, 31, 42, 43)에 금속 배선층(48)을 콘택트 접속하기 위한 콘택트부의 구성 및 그 형성 방법에 있다.
이하, 본 발명의 콘택트부의 구성에 대해서 도 11을 참조하면서 설명한다. 또한, 도 11에서는 각 N채널형의 통상 내압의 MOS 트랜지스터(A), 고내압 MOS 트랜지스터(B) 및 SLED MOS 트랜지스터(C)를 예시하여 설명하지만, 각 P채널형의 통상 내압의 MOS 트랜지스터, 고내압 MOS 트랜지스터 및 SLED MOS 트랜지스터에 관해서도 동일하다.
본 발명에서는, 도 11에 도시한 바와 같이 층간 절연막(45)에, 상기 소스 ·드레인층(30, 42)에 콘택트하는 콘택트홀(46)을 형성하고, 이 콘택트홀(46) 내에, 예를 들면, 텅스텐막 등의 도전성을 갖는 막을 매립함으로써 플러그 콘택트부(47)를 형성하고, 이 플러그 콘택트부(47) 상에 Al막 등으로 이루어지는 금속 배선층(48)을 형성하여, 소스 ·드레인 전극을 형성하고 있다.
이 때, 표시 디스플레이 구동용 드라이버를 구성하는 각종 트랜지스터별로 플러그 콘택트부(47)의 배치를 상이하게 하고 있다. 본 실시 형태에서는 적어도 통상 내압의 MOS 트랜지스터(A)의 소스 ·드레인층(42)에 대해서는 플러그 콘택트부(47)를 1열로 배치하고, 고내압 MOS 트랜지스터(B) 및 SLED MOS 트랜지스터(C)의 소스 ·드레인층(30)에 대해서는 복수열(예를 들면, 2열)로 플러그 콘택트부(47)를 배치하고 있다(도 12 참조).
이 때문에 본 발명에서는 플러그 콘택트부(47)의 수를 증가시킴으로써 콘택트 저항의 저감화가 도모되고, 트랜지스터의 온저항을 저하시킬 수 있다.
이와 같이 본 발명에서는, 각종 트랜지스터를 갖고, 디자인 룰에 있어서의 최소 크기로 콘택트홀을 형성하는 것에 있어서, 각 트랜지스터 마다 최적의 콘택트 수를 설정하여 배치함으로써, 콘택트 저항의 저감화가 도모되고, 트랜지스터의 온저항을 저하시킬 수 있다.
또한, 텅스텐막에 한정하지 않고 폴리실리콘막 등을 매립해도 되거나 또는 도전막을 에칭함으로써 콘택트홀(46) 내에 매립하는 대신에, 에칭하지 않고 그대로 배선으로 하여도 된다.
또한, 본 실시 형태에서는, 통상 내압의 MOS 트랜지스터에 대해서는 플러그 콘택트부(47)를 1열 배치하고 있지만, 상기 통상 내압의 MOS 트랜지스터에 있어서도 플러그 콘택트부(47)를 복수열 배치하는 것도 되고, 예를 들면, 전원 패드에 가까운 적소에 배치되는 통상 내압의 MOS 트랜지스터에서는 플러그 콘택트부(47)를 복수열 배치함으로써 신뢰성이 향상되고, 또한 "H", "L" 신호를 전달하는 정도의 것이면 플러그 콘택트부(47)를 1열 배치하는 구성으로 충분하다.
또한, 본 실시 형태에서는 소스 ·드레인층에 콘택트 접속하기 위한 콘택트부에 대해서 설명하고 있지만, 본 발명은 이에 한정되는 것은 아니고, 하층 배선과 상층 배선을 접속하기 위한 콘택트부에 있어서도 적용 가능한 것이고, 특히 SLED MOS 트랜지스터와 같이 고내압화와 낮은 온저항화가 도모되는 것에서는, 하층 배선과 상층 배선(예를 들면, 본 프로세스는 3층 배선 구조이기 때문에, 2층 배선과 3층 배선)을 콘택트 접속하기 위한 콘택트부에도 적용함으로써, 보다 저저항화가 도모된다.
(제2 실시 형태)
본 발명의 제2 실시 형태의 특징은, 하층 배선을 피복하는 층간 절연막에 형성되는 비아홀을 사이에 두고서 상층 배선이 콘택트되어 이루어지는 것에 있어서, 상기 비아홀이 패드부에 구성되는 범프 전극 하에는 형성하지 않으므로써, 범프 전극 표면의 평탄화를 가능하게 한 것이다.
또한, 상기 범프 전극 하에도 하층 배선을 형성함으로써, 패드부 주변의 평탄화를 해치지 않도록 한 것이다.
이하, 본 발명의 반도체 장치의 구성에 대해서 도 13을 참조하면서 설명한다. 또한, 도 13에서는 N채널형 SLED MOS 트랜지스터에 본 발명을 적용한 일례를 소개하지만, 다른 트랜지스터에 대해서도 동일하게 형성하고 있다.
도 13에서, 상기 N채널형 SLED MOS 트랜지스터의 소스 ·드레인층(30)(도 13에서는 드레인측의 구성에 대해서는 생략하고 있음) 상에 층간 절연막(55)에 형성한 제1 콘택트홀(56)을 사이에 두고서 1층 배선(57)이 형성되고, 상기 1층 배선(57) 상에 제2 콘택트홀(58)을 사이에 두고서 2층 배선(59)이 형성되고, 상기 2층 배선(59) 상에 비아홀(60)을 사이에 두고서 3층 배선(61)이 형성되어 있다.
그리고, 상기 비아홀(60)이 형성된 영역으로부터 이격된 영역에 연장한 상기 3층 배선(61) 상의 보호막(62)을 개구하여 형성된 패드부에 금범프 전극(63)이 형성되어 있다.
이 때, 상기 3층 배선(61)은 전원 라인으로 되기 때문에 폭넓게 형성되어 있고, 이러한 폭넓은 배선(61)과 콘택트 접속하는 경우에는, 콘택트 저항을 낮추는 목적에서 넓은 콘택트홀을 개구할 필요가 있지만, 예를 들면, 0.35㎛ 등의 미세화 프로세스에서 각종 트랜지스터를 구성하는 경우, 각 비아홀(콘택트홀)의 크기는 최소 크기가 적용되기 때문에, 패드부의 개구 지름도 미세한 복수개의 비아홀로 구성되게 된다. 그 때문에, 종래(도 15)와 같이 금범프 전극(18) 하에 복수의 미세한 비아홀(15)을 가지면 상기 금범프 전극(18)의 표면에 단차가 남게 된다.
그래서, 본 발명에서는 범프부에 형성되는 금범프 전극(63) 하에는 비아홀(60)을 형성하지 않고, 상기 금범프 전극(63)으로부터 이격된 영역에 비아홀(60)을 형성하도록 함으로써, 종래와 같이 금범프 전극 표면에 비아홀의 표면 단차가 반영되지 않는다. 따라서, 금범프 전극(63)의 표면 단차에 의한 TAB 등에의 실장시의 비율 저하를 억제할 수 있다.
즉, 본 실시 형태와 같이 표시 디스플레이 구동용 드라이버를 구성하는 각 트랜지스터를 0.35㎛ 프로세스로 구성한 경우에, 각 비아홀(콘택트홀)의 크기는 최소 크기가 적용되므로, 패드부의 개구 지름도 종래(도 15 및 도 16에 도시함)와 같이 미세한 복수개의 비아홀(15)로 구성되게 된다. 그 때문에, 본 발명에서는 미세화 프로세스에서 범프 전극 하에 비아홀을 형성하지 않음으로써, 범프 전극 표면의 평탄화를 가능하게 한다.
환언하면, 상층 배선(상기 3층 배선(61))과 콘택트하지 않는 패드부 하의 영역에도 하층 배선(상기 2층 배선(59), 또는 상기 2층 배선(59)과 상기 1층 배선(57))을 형성함으로써, 이 패드부 주변에 상기 하층 배선이 없음으로써 단차가 발생하지 않고, 평탄화를 해치지 않는다.
또한, 본 실시 형태에서는 3층 배선 구조를 갖는 반도체 장치에 적용한 예를 소개하였지만, 또한 다층 구조의 반도체 장치에 적용하여도 된다.
본 발명은 상술한 액정(LCD) 구동용 드라이버나 EL 구동용 드라이버 이외에도, 예를 들면 LED 디스플레이, PDP(plasma display panel), FED(field emission display) 등의 각종 평판 디스플레이의 구동용 드라이버를 구성하는 것에 적용 가능하다.
제1 본 발명에 따르면, 콘택트부의 수를 증가시킴으로써 콘택트 저항의 저감화가 도모되고, 트랜지스터의 온저항을 저하시킬 수 있다.
또한, 본 발명에서 각종 트랜지스터를 갖고, 디자인 룰에 있어서의 최소 크기로 콘택트홀을 형성함에 있어서, 각 트랜지스터 마다 최적의 콘택트 수를 설정하여 배치함으로써 콘택트 저항의 저감화가 도모되고, 트랜지스터의 온저항을 저하시킬 수 있다.
또한, 소스 드레인층에 콘택트 접속하기 위한 콘택트부에 한정하지 않으며, 하층 배선과 상층 배선을 접속하기 위한 콘택트부에도 적용함으로써 보다 저저항화가 도모된다.
제2 본 발명에 따르면, 패드부에 형성되는 범프 전극 하에 비아홀을 형성하지 않도록 함으로써, 범프 전극 표면의 평탄화가 도모된다.
또한, 상층 배선과 콘택트하지 않는 패드부 하의 영역에도 하층 배선을 형성함으로써, 패드부 주변의 평탄성을 해치지 않는다.
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도 1a 및 도 1b는 본 발명의 반도체 장치의 제조 방법을 도시한 단면도.
도 2a 및 도 2b는 본 발명의 반도체 장치의 제조 방법을 도시한 단면도.
도 3a 및 도 3b는 본 발명의 반도체 장치의 제조 방법을 도시한 단면도.
도 4a 및 도 4b는 본 발명의 반도체 장치의 제조 방법을 도시한 단면도.
도 5a 및 도 5b는 본 발명의 반도체 장치의 제조 방법을 도시한 단면도.
도 6a 및 도 6b는 본 발명의 반도체 장치의 제조 방법을 도시한 단면도.
도 7a 및 도 7b는 본 발명의 반도체 장치의 제조 방법을 도시한 단면도.
도 8a 및 도 8b는 본 발명의 반도체 장치의 제조 방법을 도시한 단면도.
도 9a 및 도 9b는 본 발명의 반도체 장치의 제조 방법을 도시한 단면도.
도 10a 및 도 10b는 본 발명의 반도체 장치의 제조 방법을 도시한 단면도.
도 11은 본 발명의 제1 실시 형태의 반도체 장치의 제조 방법을 도시한 단면도.
도 12는 본 발명의 제1 실시 형태의 반도체 장치의 제조 방법을 도시한 평면도.
도 13은 본 발명의 제2 실시 형태의 반도체 장치의 제조 방법을 도시한 단면도.
도 14는 종래의 반도체 장치의 제조 방법을 도시한 단면도.
도 15는 종래의 반도체 장치의 제조 방법을 도시한 단면도.
도 16은 종래의 반도체 장치의 제조 방법을 도시한 평면도.
<도면의 주요 부분에 대한 부호의 설명>
42 : 소스 ·드레인층
45 : 층간 절연막
46 : 콘택트홀
47 : 플러그 콘택트부
38E : 게이트 전극
41A : 측벽 스페이서막

Claims (32)

  1. 반도체 기판 상에 소스·드레인층을 갖는 트랜지스터를 형성하여 이루어지는 반도체 장치에 있어서,
    하층과 상층을 콘택트 접속하기 위한 콘택트부가 상기 소스·드레인층에 각각 게이트 전극과 평행하게 복수열로 배치되어 있는 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판 상에 소스·드레인층을 갖는 제1 트랜지스터 및 제2 트랜지스터를 형성하여 이루어지는 반도체 장치에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터에 있어서의 하층과 상층을 콘택트 접속하기 위해 상기 소스·드레인층에 각각 배치되는 콘택트부의 형성수가 상이한 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 트랜지스터에서는 하층과 상층을 콘택트 접속하기 위한 콘택트부가 1열로 배치되고,
    상기 제2 트랜지스터에서는 하층과 상층을 콘택트 접속하기 위한 콘택트부가 게이트 전극과 평행하게 복수열로 배치되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 제2 트랜지스터가 게이트 전극에 인접하도록 소스 ·드레인층을 갖고, 해당 게이트 전극 하방(下方)에 채널을 구성하는 반도체층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제2 트랜지스터의 게이트 전극 하방에는, 상기 소스 ·드레인층에 연결되고, 상기 반도체층에 접하도록 해당 소스 ·드레인층과 동일한 도전형의 저농도층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서,
    상기 제2 트랜지스터의 게이트 전극 하방에는, 상기 소스 ·드레인층에 연결되고, 상기 반도체층에 접하도록 해당 소스 ·드레인층과 동일한 도전형의 저농도층이 상기 반도체 표층에 얇게 확장 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 삭제
  8. 삭제
  9. 제1항 또는 제2항에 있어서,
    상기 콘택트부에는, 도전성을 갖는 막이 매립되어 있는 것을 특징으로 하는 반도체 장치.
  10. 일도전형의 반도체 내에 형성되는 저농도의 역도전형 소스 ·드레인층과,
    상기 저농도의 역도전형 소스 ·드레인층 내에 형성되는 고농도의 역도전형 소스 ·드레인층과,
    상기 반도체 상에 게이트 산화막을 사이에 두고서 형성되는 게이트 전극과,
    상기 게이트 전극 하방에 형성되고, 상기 소스 ·드레인층 사이에 위치하는 채널을 구성하는 일도전형 반도체층과,
    상기 소스 ·드레인층에 콘택트하는 게이트 전극과 평행하게 복수 배열된 콘택트부와,
    상기 콘택트부를 사이에 두고서 상기 소스 ·드레인층에 콘택트 접속하는 소스 ·드레인 전극
    을 포함하는 것을 특징으로 하는 반도체 장치.
  11. 반도체 기판 상에 소스·드레인층을 갖는 트랜지스터를 형성하여 이루어지는 반도체 장치의 제조 방법에 있어서,
    하층과 상층을 콘택트 접속하기 위한 콘택트부를 상기 소스·드레인층에 각각 게이트 전극과 평행하게 복수열로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 반도체 기판 상에 소스·드레인층을 갖는 제1 트랜지스터 및 제2 트랜지스터를 형성하여 이루어지는 반도체 장치의 제조 방법에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터에 있어서의 하층과 상층을 콘택트 접속하기 위해 상기 소스·드레인층에 각각 배치되는 콘택트부의 형성수가 상이하도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 트랜지스터에서는 하층과 상층을 콘택트 접속하기 위한 콘택트부를 1열로 배치하고,
    상기 제2 트랜지스터에서는 하층과 상층을 콘택트 접속하기 위한 콘택트부를 게이트 전극과 평행하게 복수열로 배치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 삭제
  15. 삭제
  16. 일도전형의 반도체 상에 게이트 산화막을 사이에 두고서 게이트 전극이 형성되어 이루어지는 반도체 장치의 제조 방법에 있어서,
    상기 반도체 내에 역도전형 불순물을 이온 주입하여 저농도의 역도전형 소스 ·드레인층을 형성하는 공정과,
    역도전형 불순물을 이온 주입하여 상기 저농도의 역도전형 소스 ·드레인층에 연결되는 저농도의 역도전형층을 형성하는 공정과,
    역도전형 불순물을 이온 주입하여 상기 저농도의 역도전형 소스 ·드레인층 내에 고농도의 역도전형 소스 ·드레인층을 형성하는 공정과,
    일도전형 불순물을 이온 주입하여 상기 게이트 전극 하방에 상기 역도전형층을 분단하는 일도전형 바디층을 형성하는 공정과,
    상기 게이트 전극을 피복하는 층간 절연막을 사이에 두고서 상기 소스 ·드레인층에 콘택트 접속하기 위한 콘택트부를 게이트 전극과 평행하게 복수열 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제11항 또는 제16항에 있어서,
    상기 콘택트부에는, 도전성을 갖는 막을 매립 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 반도체 기판 상에 게이트 산화막을 사이에 두고서 형성된 게이트 전극과,
    상기 게이트 전극에 인접하도록 형성된 소스 ·드레인층과,
    상기 게이트 전극 하방에 형성되고, 채널을 구성하는 반도체층과,
    상기 소스 ·드레인층에 콘택트 접속된 하층 배선과,
    상기 하층 배선을 피복하는 층간 절연막에 형성되고, 패드부에 구성되는 범프 전극 아래 이외의 영역에 형성된 비아홀과,
    상기 비아홀을 사이에 두고서 상기 하층 배선에 콘택트 접속되는 상층 배선
    을 포함하는 것을 특징으로 하는 반도체 장치.
  22. 제21항에 있어서,
    상기 게이트 전극 하방에는, 상기 소스 ·드레인층에 연결되고, 상기 반도체층에 접하도록 해당 소스 ·드레인층과 동일한 도전형의 저농도층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  23. 제21항에 있어서,
    상기 게이트 전극 하방에는, 상기 소스 ·드레인층에 연결되고, 상기 반도체층에 접하도록 해당 소스 ·드레인층과 동일한 도전형의 저농도층이 상기 반도체 표층에 얇게 확장 형성되어 있는 것을 특징으로 하는 반도체 장치.
  24. 삭제
  25. 하층 배선을 피복하는 층간 절연막에 형성되는 비아홀을 사이에 두고서 상층 배선이 콘택트 접속되어 이루어지는 반도체 장치의 제조 방법에 있어서,
    상기 하층 배선을 피복하도록 층간 절연막을 형성하는 공정과,
    상기 층간 절연막의 패드 형성부 이외의 영역에 비아홀을 형성한 후에 해당 비아홀을 사이에 두고서 상기 하층 배선에 콘택트하도록 상기 상층 배선을 형성하는 공정과,
    패드부에 범프 전극을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제25항에 있어서,
    상기 범프 전극 아래에 하층 배선을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 일도전형의 반도체 상에 게이트 산화막을 사이에 두고서 게이트 전극이 형성되어 이루어지는 반도체 장치의 제조 방법에 있어서,
    상기 반도체 내에 역도전형 불순물을 이온 주입하여 저농도의 역도전형 소스 ·드레인층을 형성하는 공정과,
    역도전형 불순물을 이온 주입하여 상기 저농도의 역도전형 소스 ·드레인층에 연결되는 저농도의 역도전형층을 형성하는 공정과,
    역도전형 불순물을 이온 주입하여 상기 저농도의 역도전형 소스 ·드레인층 내에 고농도의 역도전형 소스 ·드레인층을 형성하는 공정과,
    일도전형 불순물을 이온 주입하여 상기 게이트 전극 하방에 상기 역도전형층을 분단하는 일도전형 바디층을 형성하는 공정과,
    상기 게이트 전극을 피복하는 층간 절연막을 사이에 두고서 상기 소스 ·드레인층에 콘택트 접속하는 하층 배선을 형성하는 공정과,
    상기 하층 배선을 피복하도록 층간 절연막을 형성한 후에 해당 층간 절연막의 패드부에 구성되는 범프 전극 아래 이외의 영역에 비아홀을 형성하는 공정과,
    상기 비아홀을 사이에 두고서 상기 하층 배선에 콘택트 접속하는 상층 배선을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 일도전형의 반도체 내에 형성되는 저농도의 역도전형 소스 ·드레인층과,
    상기 저농도의 역도전형 소스 ·드레인층 내에 형성되는 고농도의 역도전형 소스 ·드레인층과,
    상기 반도체 상에 게이트 산화막을 사이에 두고서 형성되는 게이트 전극과,
    상기 소스 ·드레인층에 콘택트하는 게이트 전극과 평행하게 복수 배열된 콘택트부와,
    상기 콘택트부를 사이에 두고서 상기 소스 ·드레인층에 콘택트 접속하는 소스 ·드레인 전극을 포함하는 것을 특징으로 하는 반도체 장치.
  29. 일도전형의 반도체 상에 게이트 산화막을 사이에 두고서 게이트 전극이 형성되어 이루어지는 반도체 장치의 제조 방법에 있어서,
    상기 반도체 내에 역도전형 불순물을 이온 주입하여 저농도의 역도전형 소스 ·드레인층을 형성하는 공정과,
    역도전형 불순물을 이온 주입하여 상기 저농도의 역도전형 소스 ·드레인층 내에 고농도의 역도전형 소스·드레인층을 형성하는 공정과,
    상기 게이트 전극을 피복하는 층간 절연막을 사이에 두고서 상기 소스 ·드레인층에 콘택트 접속하기 위한 콘택트부를 게이트 전극과 평행하게 복수열 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 제29항에 있어서,
    상기 콘택트부에는, 도전성을 갖는 막을 매립 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  31. 반도체 기판 상에 게이트 산화막을 사이에 두고서 형성된 게이트 전극과,
    상기 게이트 전극에 인접하도록 형성된 소스 ·드레인층과,
    상기 소스 ·드레인층에 콘택트 접속된 하층 배선과,
    상기 하층 배선을 피복하는 층간 절연막에 형성되고, 패드부에 구성되는 범프 전극 아래 이외의 영역에 형성된 비아홀과,
    상기 비아홀을 사이에 두고서 상기 하층 배선에 콘택트 접속되는 상층 배선
    을 포함하는 것을 특징으로 하는 반도체 장치.
  32. 일도전형의 반도체 상에 게이트 산화막을 사이에 두고서 게이트 전극이 형성되어 이루어지는 반도체 장치의 제조 방법에 있어서,
    상기 반도체 내에 역도전형 불순물을 이온 주입하여 저농도의 역도전형 소스 ·드레인층을 형성하는 공정과,
    역도전형 불순물을 이온 주입하여 상기 저농도의 역도전형 소스 ·드레인층 내에 고농도의 역도전형 소스 ·드레인층을 형성하는 공정과,
    상기 게이트 전극을 피복하는 층간 절연막을 사이에 두고서 상기 소스 ·드레인층에 콘택트 접속하는 하층 배선을 형성하는 공정과,
    상기 하층 배선을 피복하도록 층간 절연막을 형성한 후에 해당 층간 절연막의 패드부에 구성되는 범프 전극 아래 이외의 영역에 비아홀을 형성하는 공정과,
    상기 비아홀을 사이에 두고서 상기 하층 배선에 콘택트 접속하는 상층 배선을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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