TW594993B - Semiconductor device and manufacturing process therefor - Google Patents

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forming
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Hino Yoshinori
Naohide Takeishi
Toshimitsu Taniguchi
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Sanyo Electric Co
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Description

594993 五、發明說明（1) 先前技術 本發明係與半導體裝置及其製造方法相關。更精確地 而言’係一種與減少下層與上層接觸連接時所產生之接觸 電阻相關的技術。另外，亦與凸塊電極的形成相關。 〔先前技術〕 以下針對習知的半導體裝置與其製造方法，以圖形輔 助加以說明。 ^ 在第14圖中，1為半導體基板，在該基板1上透過閘極 氧化膜2形成閘極3，以及與該閘極3相鄰的源極·汲極層 4 °然後再形成被覆前述閘極的層間絕緣膜5，而透過在該 層間絕緣膜5上所形成的接觸孔6，則會形成與前述源極· 没極層4相接觸的源極•沒極7。 在第15及第16圖之中，11係半導體基板，在該基板n 上會形成由矽局部氧化（Local Oxidation Of Silicon) LOCOS膜所形成的絕緣膜12，而在絕緣膜12上則會形成下 層配線1 3。 此外’層間絕緣膜1 4會以被覆前述下層配線1 3的方式 形成，而透過在此層間絕緣膜1 4上所形成的貫通孔（V i a Hole)15，則會形成與前述下層配線13相互接觸的上層配 線16 〇 此外，鈍化膜1 7會以被覆前述上層配線1 6的方式形 成，而由此鈍化膜1 7開孔所形成的銲墊部1 7 A上，則會形 成金凸塊電極1 8。 〔發明所欲解決之課題〕
313342.ptd 第6頁 594993 五、發明說明（2) 在此第14圖所顯示的半導體裝置中，在形成前述源 極·没極時，採用濺鍍（Sputtering)法堆積等的金屬膜 時，伴隨著接觸孔的縮小，接觸孔内金屬膜的階梯覆蓋 (Step Cover age)會減少。因此，最近將接觸孔内鎢膜等 具有導電性的膜以CVD(化學汽相沈積；chem ical vapor deposi tion)的方式埋入，然後再於其上方讓^等金屬膜 形成圖案以作成金屬配線層的方法已趨實用化。 像這樣’在採用插塞接觸技術，以組成各種電晶體的 情況下，當接觸孔尺寸各自不同時，埋入後在钱刻時的凹 入量也會變得各自不同。極端而言，金屬膜的階梯覆蓋能 力有時會惡化到與不埋入時的程度相同。 因此，在以0.35/zm等微細加工製程中，組成各種電 晶體的情況下，各個接觸孔的尺寸必須具備包括最小設計 規則的電晶體接觸孔規格，而產生在某個電晶體之中，當 接觸電阻提高時，導通電阻也會隨之上升的問題。 其次’在第15圖以及第16圖所顯示的半導體裝置中， 在上述的銲塾部下方有貫通孔15，而貫通孔15的表面高低 起伏’也會殘留在金凸塊電極18的表面。因此，由於凸塊 電極18的表面高低起伏，而成為例如在tab(膠帶自動接 合，Tape Automated Bonding)等安裝位置進行安裝時的 良率降低的原因。 尤其是在以0.35/zm等微細加工製程中，組成各種電 晶體的情況下’因為各個貫通孔（接觸孔）的尺寸必須適 用最小的尺寸，因此銲墊部開孔徑也將由數個極微小的貫
第7頁 594993 五、發明說明（3) 通孔所共同組成。因此會像上述金凸塊電極18的表面一 樣’殘留有表面高低起伏。 〔用以解決問題之手段〕 因此，本發明的半導體裝置及其製造方法，係一種在 半導體基板上形成電晶體的半導體裝置，其特徵係配置數 歹》J用以使上層與下層能夠接觸連接的接觸部。 此 半導體 其特徵 層及上 此 在前述 係配置 層與上 此 具有源 而在該 其 在前述 於同一 前述半 外’本發明的半導體裝置及其製造々仏 … _ ^ 基板上形成第1電晶體及第2電晶體的半導體裝置， 為：前述第1電晶體及第2電晶體中用以接觸連接下 ί的接觸部的形成個數係不相同。 第1’電本ΛΛ的半導體裝置及其製造方法’其特徵係 曰曰 中’用以接觸連接下層與上層的接觸部 層的1觸前述第2電晶體中，用以接觸連接下 層的接觸部則則配置成數列。 極· 的半導體裝置及其製造方法，其特徵係 層’使前述第2電晶體能夠與閘極相鄰， ?極：方，則配置了組成通道的半導體層。 導電型的低濃产/ 配置與該源極•没極層屬 導體層。-又層以連接前述源極•汲極層並鄰接 在 此外，本發明的半導體裝 前述第2電晶體的閘極下方< 置及其製造方法，其特徵係 有與該源極· >及極層屬於
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同一導電型 淺淺的一層 層相接。 的低濃度層’在前述半導體的表層擴張並形成 U連接前述源極•汲極層，並與前述半導體 另外，本 前述接觸部係 此外，本 前述接觸部係 的0 發明的半導體裝置及其製造方法，其特徵係 用以與源極·汲極層接觸連接而設置的。 發明的半導體裝置及其製造方法，其特徵係 用以與下層配線及上層配線接觸連接而設置 前述：：部ΐ發=製造方法’其特㈣ τ 篏入層具有導電性的膜。 本發明的半導體裝置及其製造方法，係透過开 成於被覆下Μ線的層間絕緣膜上_貫通孔，以接觸上肩 配線而製成的半導體裝置’其特徵為前述貫通孔係形成來 構成銲塾部的凸塊電極下方以外的區域。 此外，其特徵係在前述凸塊電極下方配置下層配線。 另外，該製造方法之特徵係形成被覆前述下層配線¥ 層間絕緣膜，在此層間絕緣膜的銲墊形成部之外的區域 中，形成貫通孔後，再透過該貫通孔，形成與前述下層配 線接觸的前述上層配線，此外也具備有在銲墊部形成凸塊 電極的步驟。 藉由這種方式，由於在前述銲墊部中所構成的凸塊電 極下不會形成貫通孔，因此可達到凸塊電極表面的平坦 化0 亦配置有下層配線，因 此外，由於在前述凸塊電極下
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此不會破壞鮮塾部四周的平垣丨生。 另外，本發明的半導體裝置，其特徵係包含：在一導 電型的半導體上，透過間極氧化膜而形成的問^ ;與前述 閘極相鄰而構成的源極•汲極層；在前述閘極下方形成， 構成通道的半導體層；與前述源極·汲極層相接觸連接的 下層配線；形成於被覆前述下層配線的層間絕緣膜，形成 銲墊部的凸塊電極下以外的區域的貫通孔；透過前述貫通 孔與前述下層配線接觸連接的上層配線。 另外’該製造方式之特徵為：在一導電型的半導體内 將逆導電型雜質以離子植入，而形成低濃度的逆導電型源 極•汲極層的步驟；藉由將逆導電型雜質以離子植入的方 式，形成與前述低濃度的逆導電型源極•汲極層相連接的 低濃度逆導電型層的步驟；將逆導電型雜質以離子植入的 方式’在前述低濃度之逆導電型源極•汲極層内，形成高 濃度的逆導電型源極•汲極層的步驟；將一導電型雜質以 離孑植入，並且在前述閘極的下方，形成分隔前述逆導電 蜇層的一導電型固體層的步驟·，透過被覆前述閘極的層間 絕緣膜’形成與前述源極•汲極層接觸連接的下層配線的 步雜’形成層間絕緣膜以被覆前述下層配線之後，於構成 該層間絕緣膜的銲墊部的凸塊電極下方以外的區域中形成 貫通孔的步驟，·以及透過前述貫通孔，形成與前述下層配 線相互接觸連接的上層配線的步驟。 | 遮形態之詳細說明 〔發明之實施形態〕
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五、發明說明（6) 以下，有關本發明的半導體與其製造方法，乃參照圖 面，針對混合搭載有構成液晶驅動用驅動器以及電致ϋ EL(Electro Luminescence)驅動用驅動器等之各種顯示器 驅動用驅動器等各種MOS電晶體而形成的半導體裝置的適 用情形進行說明。 上述顯示器驅動用驅動器係由：從第1 〇圖八左侧開始 的邏輯系的（例如3V) N通道型MOS電晶體及P通道型的^電 晶體；位準移相器（Level shifter，位準轉換器）用的 (例如30V) N通道型MOS電晶體；高耐壓系的（例如3〇v) N通道型MOS電晶體’以及從第10圖B左側開始，可達到低 導通電阻化的高财壓系的（例如3 0 V ) N通道型μ 〇 s電晶 體；高耐壓系的（例如3 0 V ) Ρ通道型Μ 0 S電晶體；以及可 達到低導通電阻化的南耐壓系的（例如30V) Ρ通道型jjOS 電晶體等所構成。此外，為便於說明，以區別上述高耐壓 系的Μ 0 S電晶體與可達到低導通電阻化的高耐壓系μ 〇 s電晶 體，而在下述說明中，將可達到低導通電阻化的高耐壓系 MOS電晶體稱為SLED(Slit channel by counter doping with expended shallow drain) MOS電晶體 〇 由構成該種顯示器驅動用驅動器的各種MOS電晶體混 合搭配而成的半導體裝置中，如第1〇圖A以及第10圖B所 示’係由上述高耐壓系的P通道型M0S電晶體與可達到低導 通電阻化的高耐壓系P通道型SLEDM0S電晶體所構成的N型 井23形成高低起伏的高部，而由其他各種M0S電晶體所構 成的P型井2 2則形成高低起伏的低部，換句話說，其構成
313342.ptd 第11頁 594993 五、發明說明（9) concentration )的簡稱）。也就是說，首先將未以圖形 顯示的光阻被覆SLN層形成區域上以外的區域，並在此種 狀態下’在基板的表層，例如，將磷離子以大約12〇KeV的 加速電壓’並在1·5χ l〇12/cm2的佈植條件下植入離子，以 形成與前述LN層26相連接的SLN層28。然後將光阻（PR)被 覆SLP層形成區域上以外的區域後，在該狀態下，在基板 表層，例如將二氟化硼離子（49BF2+)以大約140KeV的加速電 壓’並且在2·5χ lCMVcm2的佈植條件下植入離子，形成與 前述LP層27相連的SLP層29。此外，前述LN層26與前述SLN 層28或是前述LP層27與前述SLP層29的雜質濃度，係設定 為大約一致，或是有一方較高。 另外，在第4A圖與第4B圖之中，係將光罩加於光阻 上，並形成高濃度的N型以及P型的源極·汲極層（以下稱 為N +層30以及P +層31)。也就是說，首先利用未以圖形 顯示的光阻被覆N +層形成區域上以外的區域，並在該狀 態下，在基板表層，例如將磷離子以大約8〇KeV的加速電 壓，並在2x 1015/cm2的佈植條件下植入離子以形成n+層 30。然後，在利用光阻（PR)被覆P+層形成區域上以外的 區域的狀態下’在基板表層，例如將二氧化，離子，以大 約140KeV的加速電壓，並在2x 1015/cm2的佈植條件下植入 離子以形成P +層31。 其次’在第5A圖與第5B圖之中，將光罩加於具備比前 述SLN層28及SLP層29形成用的光罩開孔徑（參照第3圖） 更為細小的開孔徑之光阻上，並分別在與前述LN層2 6相連 Ι·Π*Γ 313342.ptd 第 14 頁 "" 594993 五、發明說明（ίο) 接的SLN層28的中央部以及與前述LP層27相連接的SLP層29 的中央部，將逆導電型的雜質以離子植入的方式，以形成 分隔開該SLN層28與SLP層29的P型本體層32與N型本體層 33。也就是說，首先在利用未以圖形顯示的光阻被覆P型 層形成區域上以外的區域的狀態下，在基板表層，例如將 二氟化硼離子，以大約120KeV的加速電壓，並在5x 1012/ cm2的佈植條件下植入離子，而形成P型本體層32。然後再 以光阻（PR)被覆N層形成區域上以外的區域，並在該狀態 下，在基板表層，例如將磷離子，以大約190KeV的加速電 壓，並在5x 1012/cm2的佈植條件下植入離子，以形成N型 本體層33。另外，在與上述第3至第5圖所示之與離子佈植 步驟相關的作業步驟順序，亦可做適當變更，而在前述P 型本體層32以及N型本體層33的表層部構成通道。 此外’在第6A圖與第6B圖中，在前述一般耐壓用的微 細化N通道型以及P通道型MOS電晶體形成區域的基板（p型 井22)内，則會形成第二P型井（sPff) 34以及第二N型井 (SNW ) 35 〇 也就是說，以在前述一般耐壓的N通道型MOS電晶體形 成區域上設有開孔的’將光罩加在未以圖形顯示的光阻 上，並且在前述P型井22内，例如將硼離子，以大約 190KeV的加速電壓，並以1·5χ l〇13/cm2的第一佈植條件楂 入離子後，再同樣將硼離子以大約50KeV的加速電壓，並 在2·6χ 1012/cm2的第二佈植條件下植入離子，以形成第二 P型井34。此外，將光罩加在前述一般耐壓用的p通道型
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MOS電晶體形成區域上設有開孔的光阻上（pR)，並在前述？ 型井22内，例如將磷離子，以大約38〇KeV的加速電壓，並 在1·5χ l〇iVcm2的佈植條件下植入離子，以形成第二1^型 井35。此外，在缺乏38〇KeV左右的高加速電壓裝置時，亦 可以雙充電方式，將二價的磷離子，以大約19〇 KeV的加 速電壓，在1· 5x l〇iV cm2的佈植條件下植入離子。接著再 將麟離子以大約140 KeV的加速電壓，並在4·〇χ i〇i2/cm2 的佈植條件下植入離子。 其次’將一般耐壓用的N通道型以及p通道型m〇s電晶 體形成區域上與位準移相器用的N通道型m〇s電晶體形成區 域上的前述閘極氧化膜25去除後，如第7A圖與第圖所 示’會在此區域上重新形成所希望的膜厚度之閘極氧化 也就是說，首先以熱氧化的方式於全面形成用於位準 移相器用的Ν通道型M0S電晶體的大約14 nm左右（在這個階 段中大約為7nm，但會在後述之一般耐壓用的閘極氧化膜 形成時增加膜厚）的閘極氧化膜36。接著，再將通常耐壓 用的N通道型以及p通道型M〇S電晶體形成區域上所形成的 前述位準移相器用的N通道型M0S電晶體的閘極氧化膜36去 除之後，在該區域上藉由熱氧化形成一般耐壓用的薄閘極 氧化膜37(大約為7nm)。 其次，在第8A圖及第8B圖中，會全面形成1〇〇 nm的多 晶碎膜，在該多晶矽膜上將P〇Cl3作為熱擴散源，並使之 熱擴散以及導電化之後，在此多晶矽膜上將堆疊1 〇〇nffl的
313342.ptd 第16頁 594993 五、發明說明（12) 矽化鎢膜，及150nm的二氧化矽3丨02膜，再使用未以圖形 顯示的光阻形成圖案，以形成各MOS電晶體用的閘極38A、 3 8B、3 8C、3 8D、3 8E、3 8F、3 8G 等。此外，前述的。02膜 係在圖案形成時作為硬光罩使用。 其次’在第9A圖及第9B圖中，會形成低濃度源極•汲 極層，以用於前述一般耐壓用的N通道型以及P通道型MOS 電晶體。 也就是說，首先將光罩加於用以被覆前述一般耐壓用 的N通道型MOS電晶體用的低濃度源極•汲極層形成區域上 以外的區域的未以圖形顯示的光阻上，並且，例如將磷離 子以大約20KeV的加速電壓，並在6 2χ 1〇i3/cm2的佈植條 件下植入離子，以形成低濃度的N —型源極·汲極層39。 其次，將用以被覆一般耐壓用的p通道型jj〇S電晶體用的低 濃度源極•没極層形成區域上以外的區域的光阻（PR)加上 光罩，並且，例如將二氟化硼離子以大約2〇KeV的加速電 麼’並在2x 1013/cm2的佈楂條件下植入離子，以形成低濃 度的P—型源極•汲極層4〇。 另外’在第10A圖以及第1〇B圖之中，藉由LpcvD(低壓 化學氣相沈積法），形成大約25〇nm的TEOS四乙氧基矽烷； Tetraethoxysilane膜41，使全面被覆前述閘極38A、 38B ' 38C、38D、38E、38F、38G。並將光罩加在前述一般 耐壓用的N通道型以及P通道型M〇s電晶體的形成區域上設 有開孔的光阻（PR)上作為遮罩，而對前述以〇§膜41進行異 向性蝕刻。透過此種方式，如同第1〇圖所示，在前述閘極
第17頁 594993 五、發明說明（13) 38A、38B的兩側壁部上會形成側壁間隔膜41A，而由前述 光阻（PR)所被覆的區域中，則依然殘留TEOS膜41。 除了前述的閘極3 8 A以及側壁間隔膜4丨A之外，亦將前 述閘極38B及侧壁間隔膜41 A加上遮罩，形成高濃度源極· 汲極層以用於前述一般耐壓用的N通道型以及p通道型m〇S 電晶體。 也就是說’首先將光罩加在被覆前述一般耐壓用的N 通道型MOS電晶體用的高濃度源極·汲極層形成區域上以 外的區域的未顯示圖形的光阻上，例如將砷離子以大約 lOOKeV的加速電壓’並在5x l〇i5/cm2的佈植條件下植入離 子，以形成高濃度的N +型源極•汲極層4 2。接著，再將 光罩加在被覆一般耐壓用的P通道型M0S電晶體用的高濃度 源極•汲極層形成區域上以外的區域的未顯示圖形的光阻 上，例如將二氟化硼離子以大約40KeV的加速電壓，並在5 X 1015/cm2的佈植條件下植入離子，以形成高濃度的p+型 源極·〉及極層4 3。 之後，當全面形成由TE0S膜以及BPSG(硼磷矽玻璃； Borophosphosi 1 icate Glass)膜等所組成之大約 600nm 的 層間絕緣膜後，則藉由形成與前述各高濃度的源極•汲極 層30、31、42、43相互接觸連接的金屬配線層，而完成構 成前述液晶驅動用驅動器的一般耐壓用N通道型M0S電晶體 以及P通道型M0S電晶體；位準移位器用N通道型M0S電晶 體；高耐壓用N通道型M0S電晶體以及p通道型M0S電晶體， 可達到完成低導通電阻化的N通道型SLEDM0S電晶體與P通
313342.ptd 第18頁 594993 、發明說明（14) 道塑 SLEDMOS電晶體等。 (第一實施形態） 本發明的第一實施形態的特徵，在於用以讓前述各源 極·汲極層30、31、42、43與金屬配線層48接觸連接的接 觸部的組成及其形成方式。 以下，參考第11圖，以說明本發明之接觸部的組成。 此外，在第1 1圖中雖例舉各N通道型一般耐壓的MOS電晶體 (A)，高耐壓MOS電晶體（B)以及SLEDMOS電晶體（C) 等作說明，但有關各P通道型一般耐壓的MOS電晶體，高耐 壓MOS電晶體以及SLEDMOS電晶體等之說明亦相同。 在本發明中，如第1 1圖所示，係在層間絕緣膜4 5上形 成與前述源極•汲極層30、42接觸的接觸孔46，並藉由在 該接觸孔4 6内部埋入例如鎢膜等具備導電性的膜以形成插 塞接觸部47，在該插塞接觸部47上形成由A1膜所構成的金 屬配線層4 8，而形成源極·沒極。 此時，依照組成顯示器驅動用驅動器的各種不同電晶 體，另外將插塞接觸部47做不同的配置。在本實施形態之 中，對應一般耐壓的MOS電晶體（A)的源極•汲極層42，至 少配置一列的插塞接觸部4 7 ,而對應高耐壓MOS電晶體（B) 以及SLEDMOS電晶體（C)的源極•汲極層30，則配置數列 (例如二列）插塞接觸部4 7 (參考第1 2圖）。 因此本發明中，可藉由增加插塞接觸部47的數量來降 低接觸電阻，並降低電晶體的導通電阻。 本發明中，具備各種電晶體，係依照設計規格中最小
313342.ptd 第19頁 594993 五、發明說明（15) 尺寸以形成接觸孔，並依照每一電晶體設定、配置最適當 的接觸個數，以減少接觸電阻，並降低電晶體的導通電 阻0 如上述本發明具備各種電晶體，在設計的規則中以最 小的尺寸形成接觸孔，並且藉由在每一個電晶體都設定、 配置最佳的接觸個數的方式，設法減少接觸電阻，並且可 以使電晶體的導通電阻降低。 另外，除鎢（Tungsten)膜之外，亦可埋入多晶矽膜 等，另外亦可用不回蝕的方式，直接做為配線，以取代用 回触導電膜的方式，埋入導通孔46内。 此外，本實施形態中，係對應一般耐壓的M〇s電晶體 而配置1列插塞接觸部47，但是亦可在該一般耐壓的m〇S電 晶體中配置多列插塞接觸部4 7，例如可藉由在配置於距離 電源銲墊較近位置的一般耐壓的s電晶體中，配置數列 的插塞接觸部47，以提高可靠度，此外，若只是用以傳遞 Η ”及n Ln訊號，則配置一列插塞接觸部& 7即可。 另外，在本發明的實施形態中，雖針對用以與源極· 汲極層連接接觸的接觸部進行說明，但本發明並不限定於 此，對於用以連接下層配線與上層配線的接觸部亦同樣適 用’尤其對於像是SLEDMOS電晶體一般，可達到高耐壓化 與低導通電阻化的電晶體，可藉由適用於用以接觸連接下 層配線與上層配線（例如，因本製程為三層配線的構造， 故為第二層配線與第三層配線）的接觸部，而 低電阻化。 ^〜
594993 五、發明說明（16) "" -- (第二實施形態） 本發明第二實施形態的特徵，係透過被覆下層配線 層間絕緣膜上所形成的貫通孔，與上層配線接觸而成、，1 中藉由前述貫通孔不形成於構成銲墊部的凸塊電極下方了 以達到凸塊電極表面的平坦化。 ’ 此外，藉由在前述凸塊電極下也形成下層配線，以 免破壞銲墊部四周的平坦性。 ^ 以下，參考第1 3圖說明本發明半導體裝置的組成。 外’在第13圖中係介紹在N通道型SLEDMOS電晶體中，適& 本發明的一個例子，但對於其他電晶體亦可同樣地形成用 在第13圖之中，第一層配線57係透過在前述N通/道型° SLEDMOS電晶體的源極·汲極層30 (在第13圖中省略没極 側的組成。）上層的間絕緣膜55所形成的第一接觸孔⑼而 I成’第一層配線59則是在該第一層配線57上透過第二接 觸孔58形成，而第三層配線61則是在該第二層配線59上透 過貫通孔60而形成。 另外’將由延伸到形成前述貫通孔6 0的區域之外的區 域的該第三層配線61上的鈍化（passivation)膜62開孔， 而於銲墊部上形成金凸塊電極63。 此時，因上述第三層配線61成為電源線之故，而形成 較寬的寬幅，在與該寬幅的配線61相互連接接觸時，為降 低接觸電阻，而必須開較大孔徑的接觸孔。例如在〇· 35 V m等微、λ加工製程中組成各種電晶體時，因各個貫通孔 (接觸孔）的尺寸適用最小尺寸，因此銲墊部的開孔徑也
594993 五、發明說明（17) 一 會由數個微小的貫通孔所組成。因此，如習知（第丨5圖） 的方式當金凸塊電極18下方有數個微小的貫通孔15時，便 會在該金凸塊電極18的表面殘留高低起伏。 因此’在本發明中，不在銲墊部所形成的金凸塊電極 63下方形成貫通孔60，而是在遠離該凸塊電極63的區域中 形成貫通孔6 0，因此不會像習知的金凸塊電極的表面出現 貫通孔的表面高低起伏。因此可控制進行TAB捲帶自動接 合Tape Automated Bonding等之安裝時，因金凸塊電極63 的表面高低起伏而產生的良率降低現象。 也就是說，如同本實施形態所示，將組成顯示螢幕驅 動用驅動器的各個電晶體，以0.35/zm製程組成時，因為 各個貫通孔（接觸孔）的尺寸適用最小尺寸，因此銲墊部 的開孔後也如同習知（如同第15圖及第16圖所不）'一般係 由數個細小的貫通孔1 5組合而成。因此，根據本發明，可 在微細加工製程中，藉由不在凸塊電極下方形成貫通孔的 方式，以達到凸塊電極表面的平坦化。 更進一步而言，藉由在不接觸上層配線（前述第三層 配線61)的銲墊部下方區域中也形成下層配線（前述第二 層配線59或是前述第二層配線59與前述第一層配線57)、， 因該銲墊部四周無該下層配線而不會產生高低起伏，破壞 平坦性。 此外，在本實施形態中，雖介紹適用具備三層配線構 造的半導體裝置的範例，但亦可適用於多層構造的半導體 裝置。
313342.ptd 第22頁 594993
除了上述的液晶（LCD)驅動用驅動器以及EL驅動用驅 動器之外，例如由LED(發光二極體Light Emission Diode)顯示器、pj)p(電漿顯示面板（piasma DiSpiay
Panel))、FED(場發射顯示器，Field Emission Display) 等各種平面面板顯示器之驅動用驅動器所組成的產品亦可 適用。 第1 ’根據本發明，可藉由增加接觸部的個數，達到 減低接觸電阻，並降低電晶體的導通電阻的目的。 此外’本發明具備各種電晶體，並以設計規則中最小 的尺寸形成接觸孔，並藉由依照每一個電晶體設定、配置 最適當的接觸個數，以減少接觸電阻，並使電晶體的導通 電阻降低。 另外’除了與源極·汲極層接觸連接的接觸部外，亦 可藉由適用於用以連接下層配線與上層配線的接觸部，而 達到降低電阻的目的。 第2，根據本發明，由於不在形成於銲墊部的凸塊電 極下方形成貫通孔，因此可達到凸塊電極表面的平坦化。 此外’藉由在不與上層配線接觸的銲墊部下方的區域 也形成下層配線，可避免損壞銲墊部周圍的平坦性。
313342.ptd 第23頁 594993 圖式簡單說明 圖面之簡單說明 〔第1圖〕 第1 A圖及第1 B圖，係顯示本發明半導體裝置的製造方 法之剖面圖。 〔第2圖〕 第2A圖及第2B圖，係顯示本發明半導體裝置的製造方 法之剖面圖。 〔第3圖〕 第3A圖及第3B圖，係顯示本發明半導體裝置的製造方 法之剖面圖。 〔第4圖〕 第4A圖及第4B圖，係顯示本發明半導體裝置的製造方 法之剖面圖。 〔第5圖〕 第5A圖及第5B圖，係顯示本發明半導體裝置的製造方 法之剖面圖。 〔第6圖〕 第6A圖及第6B圖，係顯示本發明半導體裝置的製造方 法之剖面圖。 〔第7圖〕 第7A圖及第7B圖，係顯示本發明半導體裝置的製造方 法之剖面圖。 〔第8圖〕 第8A圖及第8B圖，係顯示本發明半導體裝置的製造方
313342.ptd 第24頁 594993 圖式簡單說明 法之剖面圖。 〔第9圖〕 第9A圖及第9B圖，係顯示本發明半導體裝置的製造方 法 方 圖/—^ A 面 面圖10剖 剖10第之 之第 法 造 製 的 置 裝 體 導 半 明 發本 示 顯 係 ， 圖 B ο 1X 第及 圖 圖 製 製 之 之 置 置 裝 裝 體 體 導 導 半 半 的 的 態 態 形 形 施 施 實 實 一 一 第 第 明 明 發 發本 本 示。 示 3顯圖 顯 圖係面 係 圖剖/—^ 圖 至 1 13 2 A 1 之圖1 11第法12第 第 方第 V_/造 V_f
之圖13 法13第 方第 造C 圖 面 平 製 之 置 裝 體 導 半 的 態 形 施 實 二 第 明 發本 示 顯 係一备一
面 剖 之 法 方 造 製 之 置 裝 體 導 半 的 前 先 。 示 圖 顯 面 係 剖/—V 圖 之圖14 法14第 方第 造C 圖 第 第 。第 圖'—^ 第 圖15圖16 面 剖 之 法 方 造 製 之 置 裝 體 導 半 的 前 先 示 顯 係 圖 面 平 之 法 方 造 製 之 置 裝 體 導 半 的 前 先 示 顯 係 圖 313342.ptd 第25頁 594993 圖式簡單說明 圖。 U牛符號之說1 i、11、21半導體基板 2、25、37閘極氧化膜 3 、 38A 、 38B 、 38C 、 38D 、 38E 、 38F 、 38G 閘極 4、26、30源極、没極層 5、14、55層間絕緣膜
6 接觸孔 7 源極、〉及極 12 絕緣膜 13 下層配線 1 5、6 1 貫通孔 16 上層配線 17、62 鈍化（passivation )膜（護膜） 17A 銲墊部 18、63 金凸塊電極 22 P型井 23 N型井 24 元件分離膜 26 ' 39 LN層（低濃度的N型 源極、汲極層） 27 ' 40 LP層（低濃度的P型 源極、汲極層） 28 SLN層（第二低濃度 的N型源極 、汲極層） 29 SLP層（第二低濃度的p型源極 、汲極層） 30、42 N +層（高濃度的N型 源極、汲極層） 31、43 P +層（高濃度的P型 源極、汲極層） 32 P型本體層 33 N型本體層 34 SPW第二P型井 35 SNW第二N型 41 TE0S 膜 41A 側壁間隔膜 47 插塞接觸部（plug contact) 48 金屬配線層 57 單層配線 58 第二接觸孔 59 第二層配線 594993 圖式簡單說明 60 貫通孔 61 第三層配線 PR 光阻 313342.ptd 第27頁

Claims (1)

  1. 594993 公告木 號 91101523 年 月 曰 修正 9\3,230修正 1六、屮凊專利'範m 1. 一種半導體裝置，在半導體基板上形成具有源極•汲 極層之電晶體而構成的半導體裝置中，其特徵為：在 前述源極·汲極層分別配置了數列用以接觸連接下層 與上層的接觸部。 2. 一種半導體裝置，在半導體基板上形成具有源極•汲 極層之第1電晶體及第2電晶體而構成的半導體裝置 中，其特徵為： 前述第1電晶體及前述第2電晶體中為了接觸連接 下層及上層而分別配置於前述源極•汲極層之接觸部 的形成個數係不相同。 η Μ k] ? ϋ f l£ ? 如申請專利範圍第2項之半導體裝置，其中，在前述第 1電晶體中，用以接觸連接下層與上層的接觸部係配置 為一列， 而在前述第2電晶體中，用以接觸連接下層與上層 的接觸部則配置成數列。 4 如申請專利範圍第2項之半導體裝置，其中，具有源極 •汲極層，使前述第2電晶體與閘極鄰接，而在該閘極 下方，則形成了組成通道的半導體層。 汲極層屬於同一 汲極層並鄰接前 5. 如申請專利範圍第4項之半導體裝置，其中，在前述第 2電晶體的閘極下方，形成與該源極 導電型的低濃度層以連接前述源極 述半導體層。 6. 如申請專利範圍第4項之半導體裝置，其中，在前述第 2電晶體的閘極下方，有與該源極•汲極層屬於同一導
    313342(修正版）.ptc 第1頁 2004. 03. 22. 028 594993 _案號91101523_&年；月->J曰 修正_ 六、申請專利範圍 電型的低濃度層，在前述半導體的表層擴張並形成淺 淺的一層，以連接前述源極•汲極層，並與前述半導 體層相接。 7. 如申請專利範圍第1項或第2項之半導體裝置，其中， 在前述接觸部中，埋入一層具有導電性的膜。 8. —種半導體裝置，係具備：形成於一導電型半導體内 的低濃度的逆導電型源極·汲極層； 形成於前述低濃度的逆導電型源極·汲極層内的 高濃度逆導電型源極·汲極層； 透過閘極氧化膜而形成於前述半導體上之閘極； 配置成多列，以接觸前述源極·汲極層之接觸部 以及透過前述接觸部接觸連接前述源極·汲極層 之源極·汲極。 9. 如申請專利範圍第8項之半導體裝置，其中，在前述閘 極下方形成了組成位於前述源極•汲極層間之通道的 一導電型半導體層。 1 0. —種半導體裝置的製造方法，係在半導體基板上形成 具有源極·汲極層之電晶體而構成半導體裝置的製造 方法中，其特徵為： 在前述源極·汲極層分別形成數列用以接觸連接 下層與上層的接觸部。 11. 一種半導體裝置的製造方法，係在半導體基板上形成 具有源極•汲極層之第1電晶體及第2電晶體而構成半
    313342(修正版）.ptc 第2頁 2004. 03. 22. 029 594993 _案號 91101523_/々年2月曰__ 六、申請專利範圍 導體裝置的製造方法中，其特徵為： 前述第1電晶體及第2電晶體中，為了接觸連接下 層及上層而以分別配置於前述源極•汲極層之接觸部 的形成個數係不相同的方式形成。 1 2 .如申請專利範圍第1 1項之半導體裝置的製造方法，其 中，在前述第1電晶體中，用以接觸連接下層與上層的 接觸部係配置為一列， 而在前述第2電晶體中，用以接觸連接下層與上層 的接觸部則配置成數列。 1 3. —種半導體裝置的製造方法，係在一導電型的半導體 上，透過閘極氧化膜形成閘極而構成半導體裝置的製 造方法中，具備有： 在前述半導體内將逆導電型雜質以離子植入，而 形成低濃度的逆導電型源板•汲極層的步驟； 將逆導電型雜質以離子植入的方式，在前述低濃 度之逆導電型源極•汲極層内，形成高濃度的逆導電 型源極•汲極層的步驟；以及 透過被覆前述閘極的層間絕緣膜，形成數列用以 與前述源極·汲極層接觸連接的接觸部的步驟。 1 4. 一種半導體裝置的製造方法，係在一導電型的半導 體上，透過閘極氧化膜形成閘極而構成半導體裝置的 製造方法中，具備有： 在前述半導體内將逆導電型雜質以離子植入，而 形成低濃度的逆導電型源極•汲極層的步驟；
    313342(修正版）.ptc 2004. 03. 22. 030 第3頁 594993 _案號91101523_/名年r;月4曰 修正_ 六、申請專利範圍 藉由將逆導電型雜質以離子植入的方式，形成與 前述低濃度的逆導電型源極•汲極層相連接的低濃度 逆導電型層的步驟； 將逆導電型雜質以離子植入的方式，在前述低濃 度之逆導電型源極•汲極層内，形成高濃度的逆導電 型源極•汲極層的步驟； 將一導電型雜質以離子植入，並在前述閘極的下 方，形成分隔前述逆導電型層的一導電型本體層的步 驟； 以及透過被覆前述閘極的層間絕緣膜，形成數列 用以與前述源極·汲極層接觸連接的接觸部的步驟。 1 5 .如申請專利範圍第1 0項、第1 3項、第1 4項中任一項之 半導體裝置的製造方法，其中，係在前述接觸部中， 埋入一層具有導電-性的膜。 1 6. —種半導體裝置，其特徵為：在構成銲墊部的凸塊電 極下方並不形成開口部。 1 7. —種半導體裝置，係透過形成於被覆下層配線之層間 絕緣膜的開口部，以接觸連接上層配線而構成的半導 體裝置中，其特徵為： 前述開口部，係形成於構成銲墊部的凸塊電極下 方以外的區域。 1 8 .如申請專利範圍第1 6項之半導體裝置，其中，在前述 凸塊電極的下方，配置有下層配線。
    313342(修正版）.ptc 第4頁 2004. 03. 22. 031 594993 _案號91101523_為年J月^曰 修正_ 六、申請專利範圍 1 9. 一種半導體裝置，係具備：透過閘極氧化膜形成於半 導體基板上之閘極， 用以鄰接前述閘極而形成之源極·汲極層； 接觸連接前述源極·汲極層之下層配線； 形成於被覆前述下層配線之層間絕緣膜，且形成 於銲墊部下方以外的區域的開口部； 透過前述開口部接觸連接前述下層配線的上層配 線。 2 0 .如申請專利範圍第1 9項之半導體裝置，其中，在前述 閘極下方形成有組成通道的半導體層。 2 1 .如申請專利範圍第1 9項之半導體裝置，其中，在前述 閘極下方，形成有與該源極•汲極層屬於同一導電型 的低濃度層以連接前述源極•汲極並鄰接前述半導體 層。 . 2 2 .如申請專利範圍第1 9項之半導體裝置，其中，在前述 閘極下方，有與該源極•汲極層屬於同一導電型的低 濃度層在前述半導體的表層擴張形成淺淺的一層，以 連接前述源極•汲極層，並與前述半導體層相接。 23.—種半導體裝置的製造方法，其特徵為：在構成銲墊 部的凸塊電極下方並不形成開口部。 2 4. —種半導體裝置的製造方法，係透過形成於被覆下層 配線的層間絕緣膜的開口部，以接觸連接上層配線， 而構成半導體裝置的製造方法中，具備有：
    313342(修正版）.ptc 第5頁 2004. 03. 22. 032 594993 _案號91101523_年，月曰 修正__ 六、申請專利範圍 形成層間絕緣膜以被覆前述下層配線的步驟；以 及 在前述層間絕緣膜的銲墊形成部以外的區域形成 開口部後，再透過該開口部，形成前述上層配線以接 觸前述下層配線的步驟。 2 5 .如申請專利範圍第2 3項之半導體裝置的製造方法，其 中，係於前述銲墊部的下方形成下層配線。 2 6. —種半導體裝置的製造方法，係透過閘極氧化膜，而 於一導電型半導體上形成閘極而構成半導體裝置的製 造方法中，具備有： 在前述半導體内將逆導電型雜質以離子植入，而 形成低濃度的逆導電型源極•汲極層的步驟； 將逆導電型雜質以離子植入的方式，在前述低濃 度之逆導電型源極•汲極層内，形成高濃度的逆導電 型源極•汲極層的步驟； 透過被覆前述閘極的層間絕緣膜，形成與前述源 極•汲極層接觸連接的下層配線的步驟； 在形成層間絕緣膜以被覆前述下層配線之後，於 該層間絕緣膜的銲墊部下方以外的區域形成開口部的 步驟； 以及透過前述開口部，形成與前述下層配線接觸 連接的上層配線的步驟。 2 7. —種半導體裝置的製造方法，係透過閘極氧化膜，而 於一導電型半導體上形成閘極而構成半導體裝置的製
    3]3342(修正版）.ptc 第6頁 2004. 03. 22. 033 594993 _案號91101523_P年$月曰 修正_ 六、申請專利範圍 造方法中，具備有： 在前述半導體内將逆導電型雜質以離子植入，而 形成低濃度的逆導電型源極•汲極層的步驟； 藉由將逆導電型雜質以離子植入的方式，形成與 前述低濃度的逆導電型源極•汲極層相連接的低濃度 逆導電型層的步驟； 藉由將逆導電型雜質以離子植入的方式，在前述 低濃度之逆導電型源極·汲極層内形成高濃度的逆導 電型源極•汲極層的步驟； 藉由離子植入一導電型雜質，而於前述閘極的下 方，形成分隔前述逆導電型層的一導電型本體層的步 驟； 透過被覆前述閘極的層間絕緣膜，形成與前述源 極•汲極層接觸連接的下層配線的步驟； 在形成層間絕緣膜以被覆前述下層配線之後，於 該層間絕緣膜的銲墊部下方以外的區域形成開口部的 步驟； 以及透過前述開口部，形成與前述下層配線接觸 連接的上層配線的步驟。
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