JPH0236561A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は縦形パワーＭＯ８ＦＥＴＳを半導体基板の主面
上に内蔵する半導体集積回路装置に関し、特にＯＮ抵抗
の低いパワーＭＯ８ＦＥＴＳと、バイポーラトランジス
タとを同一基板上に混載する半導体集積回路装置を構成
する技術に関する。

〔従来の技術〕

半導体基板の主面上に縦形パワーＭＯ８ＦＥＴを形成す
る技術については（株）工業調査会１９８１年９月発行
の電子材料９２２〜２８等に記載されているが、これは
単体のパワーＭＯ８ＦＥＴを対象とするものである。

また、半導体基板の主面上の一部に縦形パワーＭＯ８Ｆ
ＥＴＳを形成し、他の主面上にバイポーラトランジスタ
を構成したＩＣがモトローラ（株）等により提案されて
いる。

前記、縦形パワーＭＯ８ＦＥＴＳとバイポーラトランジ
スタを同一基板上に形成したＩＣの構造は、たとえば第
９図に示すような構造になっている。

第９図に示すように、ｐ−型シリコン基板１０表面には
、縦型パワーＭＯ３ＦＥＴＱ、のドレイン抵抗を低減す
るためのｎ＋型埋込ｒａ２ａと、ＮＰＮ型バイポーラト
ランジスタＢＩＰのコレクタ抵抗を低減するためのｎ＋
＋埋込層２ｂが選択的に設けられて（・る。さらに、前
記ｐ−型シリコン基板１の全面上には、ｎ−型エピタキ
シャル層３が形成されて（・る。前記ｎ−型エビタキシ
ャル層３は、ｐ型アインレーシ箇ン層５によって、電気
的に分離され、複数の島領域を形成して（・る。前記島
領域の一つには、ポリシリコンからなるゲート電極６、
ソース領域８、ドレイン領域３ａで構成される縦型パワ
ーＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　＋　が形成されて−・る
。ｐ型拡散領域７は、前記縦型パワーＭＯ８ＦＥＴＱ、
のチャネル領域を形成している。また、４はゲート絶縁
膜である。また、前記縦型パワーＭＯ３ＦＥＴＱ、のド
レイン領域の一部となるｎ＋＋埋込層２ｂには、ｎ−型
エピタキシャル層３の表面からｎ型の不純物を拡散する
ことによって形成された、ドレイン引き出し領域１０ａ
が電気的に接続されて（・る。前記ドレイン引き出し領
域には例えば電源電位Ｖ。ｃ　（１２Ｖ）が印加されて
（・る。縦型パワーＭＯ８ＦＥＴの動作時の電流バスエ
は、同図に示すように、ドレイン引き出し領域１０から
ドレイン領域２ａ、３ａを通る。さらにチャ坏ル領域（
ｐ型拡散領域７）を通り、ソース領域８に達して、外部
に出力される。また、抵抗Ｒ＋　　、Ｒｔは、ドレイン
領域３ａ、２ａ自身の寄生抵抗である。

一方、前記縦型パワーＭＯ３ＦＥＴが形成された島領域
に、りん接した島領域には、エミッタ領域８ｂとベース
領域７ｂと、コレクタ領域３ｂからなるＮＰＮ型バイポ
ーラトランジスタＢＩＰが形成されて（・ろ。また、ｎ
＋＋埋込層２ｂには、コレクタ引き出し用のｎ＋型型数
散層１０ｂ、電気的に接続されている。

〔発明が解決しようとする課題〕

本発明者らが上述した、縦型パワーＭＯＳ　Ｆ　ＥＴと
バイポーラトランジスタを同一の半導体基板上に形成す
る構造について、検討した結果、以下の問題点があるこ
とを発見した。

上述の第９図に示した構造は、縦型パワーＭＯ８ＦＥＴ
のドレインをｎ−型エピタキシャル層３（３ａ）及びｎ
＋＋埋込層２ａを介してエピタキシャル層表面から取り
出すために寄生抵抗Ｒ２Ｒ１に起因するシリーズ抵抗が
大きくなり、結果的に縦型パワーＭＯ３ＦＥＴのＯＮ抵
抗が大きくなる。したがって、デバイスの動作時に発熱
しや丁（・と（・５欠点がある。

また、縦型パワーＭＯ３ＦＥＴとバイポーラトランジス
タの製造工程は、それぞれ別個なものであるため、製造
工程が増加するという欠点がある。

本発明は上記した問題を克服したものであり、その目的
とするところは、縦形パワーＭＯ８ＦＥＴをバイポーラ
トランジスタやＭＯ３ＦＥＴＳなどのＩＣに内蔵化し、
しかもＩＣに内蔵された縦形パワーＭＯ３ＦＥＴのＯＮ
抵抗を低く保持することか可能な半導体集積回路装置の
構造及び製法を提供することＫある。

本発明の目的と新規な特徴は本明細書の記述および添付
図面からあきらかになろう。

〔課題を解決するための手段〕

本願にお（・て開示される発明のうち代表的なものの概
要を簡単に説明丁れば下記のとおりである。

丁なわち、ｐ−型半導体基板の表面に形成されたシリコ
ンからなろｎ−型エピタキシャル層上に絶縁膜を介して
多結晶シリコン膜からなる縦型パワーＭＯ８ＦＥＴのゲ
ート！優を複数設け、前記複数のゲート電極のうち、り
ん接する２つのゲート電極によって規定された領域・の
前記ｎ−型エビタキシャル層内に、ドレイン引き出し用
のｎ＋型型数散層設ける。さらに、前記りん接する２つ
のゲート電極のおのおのの外側に、チャネル領域となる
ｐ型拡散層とソース領域となるｎ＋型型数散層設けた構
造にする。

また、前記ｐ−型半導体基板の表面にｎ−型工ビタキシ
ャル層を形成する工程と、前記ｎ″″型エピタキシャル
層上に絶縁膜を介してゲート電極を複数形成する工程と
前記複数のゲート１！躯のうち、りん接する２つのゲー
ト電極をマスクにして自己整合的に、前記りん接する２
つのゲー）ＫＷによって規定された領域のエピタキシャ
ル層内にｎ型不純物をイオン打ち込みする工程とを有す
る。

〔作用〕

上記した手段によれば、縦型パワーＭＯ８ＦＥＴのドレ
イン引き出し領域と、チャネル領域が近接するので、ド
レイン領域の寄生抵抗Ｒ，，Ｒ。

に起因するシリーズ抵抗を小さくできる。このため縦型
パワーＭＯ８ＦＥＴのＯＮ抵抗を前記第９図に示した構
造よりも低くすることが可能である。

また寄生抵抗の増大にともなう縦型パワーＭＯ５ＦＥＴ
の動作時の発熱をおさえることが可能である。

さらに、前記ドレイン引き出し領域は、りん接する２つ
のゲー）［１をマスクにした不純物のイオン打ち込みに
より形成されるので、前肥りん接する２つのゲート電極
に対して自己整合的にドレイン引き出し領域が形成でき
る。このため、縦型パワーＭＯ８ＦＥＴを内蔵する半導
体集積回路装置を高集積化できると（・うメリットもあ
る。さらには、前記りん接する２つのゲート［ｇｉに対
するドレイン領域を共通にして（・るためさらに高集積
化できると（・うメリットもある。

〔実施例〕

＠１図は本発明の実施例を示すもので、縦型パワーＭＯ
８ＦＥＴとＮＰＮ型バイポーラトランジスタを同一の半
導体基板上に混載した場合の要部断面図である。

第１図にお（・て、ｐ−型シリコン基板１０表面には、
ｎ型不純物の選択的なイオン打ち込みによって形成され
たｎ＋型埋込層２　ａ　＋　２　ｂが形成されて（・る
。さらに、前記ｐ−型シリコン基板１の全面上には、エ
ピタキシャル成長法によって形成されたｎ−型エピタキ
シャル層３が形成されている。前記エピタキシャル層３
は、ｐ１型アイソレージ１ン層５によって、電気的に分
離され、複数は、ポリシリコンからなる縦型パワーＭＯ
８ＦＥＴのゲート電極６が形成されている。付号４はＳ
ｉｎ、からなるゲート絶縁膜である。

各ゲート電極６の一方側の前記ｎ−型エビタキシャル層
の表面には、ソース領域７ａ及びチャネル領域を形成す
るｐ型半導体領域７ａがそれぞれ形成されて（・る。

前記複数のゲート電極６は、第１図の断面図では電気的
に分離されて（・るように見えるが、実際は縦型パワー
ＭＯ８ＦＥＴＰＱ、、ｐＱｓの各ゲート電極６は、平面
的に見ると略円形状につながっており、さらに、縦型パ
ワーＭｏ５ＦＥＴＰＱ、。

ＰＱ、の各ゲート電極も、同一層のポリシリコン層でつ
ながっている。ここでは、説明をわかりや丁くするため
、縦型パワーＭＯ３ＦＥＴが複数形成されて（・るかの
ように説明するが、デバイスの機能を考えろと全体で一
つの縦型パワーＭＯ３ＦＥＴになって（・る（第３図参
照）。

前記ゲート電極６の他方側の前記ｎ−型ヱピタキシャル
層の表面には、ドレイン引き出し領域１０ａが形成され
てし・る。さらに、ドレイン引き出し領域１０ａは、前
記ｎ＋型埋込層２ａに電気的に接続されて（・てドレイ
ンの寄生直列抵抗を低減して（・る。前記ドレイン引き
出し領域１０ａは、例えば、縦型パフ−Ｍ　ＯＳ　Ｆ　
Ｅ　Ｔ　Ｐ　Ｑ　＋　及びｐＱ。

の各ゲート電極６で規定された領域に設けられて（・る
。このドレイン引き出し領域１０ａは、前記縦型パワー
ＭＯ３ＦＥＴＰＯ，，及びＰＱ、ｔ　に共通のドレイン
引き出し領域である。このような縦型パワーＭＯ８ＦＥ
Ｔの構造にすることで各パワーＭＯ８ＦＥＴのソース領
域とドレイン引き出し領域とは近接して形成されるため
、パワーＭＯ３ＦＥＴの動作時のソース・ドレイン間の
電流パス経路（Ｉ　ＰＱ＋　　、　Ｉ　ＰＱ！　　）を
短かくすることができる。したがって、ドレイン領域３
ａ、３ｂ及びドレイン領域の一部となるｎ＋型埋込層２
ａに起因する寄生抵抗（シリーズ抵抗）が小さくなり。

その結果、縦型パワーＭＯ８ＦＥＴをＩＣに内蔵しても
縦型パワーＭＯ８ＦＥＴのＯＮ抵抗を低（保持すること
が可能である。

また、前記ソース領域８ａ及びチャネル領域を形成する
ｐ型半導体領域７ａの表面上には、アルミニウム層（ｏ
ｒアルミニウムーシリコン合金層）からなる電極１２が
形成されて（・る。前記電極１２は一層目のアルミニウ
ム層で形成され、例えば、後述する第２図の負荷りに接
続されている。前記電極１２と前記ゲート電極６は、Ｓ
　Ｉ　Ｏｔからなるは、ｎ＋型拡散領域であるエミッタ
領域８ｂとｐ型拡散領域であるベース領域７ｂとｎ−エ
ピタキシャル層３ｂとからなるＮＰＮ型バイポーラトラ
ンジスタＢＴＳが形成されて（・る。

前記ＮＰＮ型バイポーラトランジスタＢＴＳは、ｐ＋型
アイソレージ讐ン領域５及びＳｉｎ、からなるフィール
ド絶縁膜ＦＯとにより、他の島領域から電気的に分離さ
れて（・る。また、ＮＰＮ型バイポーラトランジスタＢ
ＴＳのコレクタ抵抗を低減するために、ｎ＋型埋込層２
ｂ及びコレクタ引き出し領域１０ｂがｐ−型半導体基板
１の表面及びｎ−型エピタキシャル層３ｂ中に設けられ
ている。

前記ドレイン引き出し領域１０ａとコレクタ引き出し領
域１０ｂは、同一の製造工程で形成されるため製造工程
が簡略化できろ。また、前記ソース領Ｍ８ａとエミッタ
領Ｍ８ｂ、ｐ型拡散領域７ａとベース領域７ｂもそれぞ
れ同一の製造工程で形成することが可能であるため、さ
らに製造工程が簡略化できる。前記エミッタ領域８ｂ、
ベース領域７ｂ、およびコレクタ引き出し領域の表面上
には５ｉｏｔかもなる絶縁膜４の開口部１６を介して一
層目のアルミニウム層（ｏｒアルミニウムーシリコン合
金層）により形成された電極１２（Ｅ）。

１２（Ｂ）、１２（Ｃ）がそれぞれ形成されて−・ろ。

上述したＮＰＮ型バイポーラトランジスタＢＴＳは、前
記縦型パワーＭＯ８ＦＥＴを駆動する駆動トランジスタ
として使用される（第２図参照）。

前記ＮＰＮ型バイポーラトランジスタＢＴＳと同様な構
造のトランジスタが前記ｎ−型エビタキシャル層３中に
複数形成され、論理回路ＬＯＧＩＣを形成して（・る（
第２図参照）。

また、−層目アルミニウム層からなる電極１２゜１２（
Ｅ）、１２（Ｂ）、１２（Ｃ）の上部には、例えばＰＳ
Ｇ膜からなる層間絶縁膜１３が形成されて（・る。前記
層間絶縁膜１３の所望の領域には開口部１７ａ、１７ｂ
がそれぞれ設けられ、前記開口部１７ａ、１７ｂを介し
て、２層目のアルミニウム層（ｏｒアルミニウムーシリ
コン合金ＪｆＪ　）からなる配線層１４が、ドレイン引
き出し領域１０ａ及びコレクタ引き出し領域１０ｂに接
続されて（・る。

前記配線層１４には、例えば電源電位ＶＤＤ（１２Ｖ）
が印加されて（・る。

上記のような構造の縦型パワーＭＯ８ＦＥＴとＮＰＮ型
バイポーラトランジスタを組み合せることによって、一
つの半導体基板上に、例えば＠２図に示す回路１９（点
線）を構成することが可能である。

第２図は、１つの半導体チップ１８上に複数の回路が構
成されて（・る様子を示す。

縦型パワーＭＯ８ＦＥＴＱＰ、〜ＱＰ、のドレイ７Ｄは
、電源室ＥＥ　Ｖｏｏ　（１２Ｖ　）　Ｋ　１７Ｎ合す
ｔｔ、ゲートＧには駆動バイポーラトランジスタＢＴＳ
かうなる駆動回路が設けられる。駆動回路の動作電圧は
、昇圧回路ＢＯＯ８Ｔにより上記電源電圧ｖＤＤを昇圧
した電圧■。ｃ　＋ｖ　ｔｈ　　が用（・られる。

上記駆動バイポーラトランジスタＢＴＳのベースＢには
、特に制限されな（・が、論理回路ＬＯＧＩＣを通して
制御信号ＯＵＴが供給される。前記論理回路ＬＯＧＩＣ
は、外部からの入力信号ＩＮＰＵＴにより動作して（・
る。特に制限されな（・が、論理回路ＬＯＧＩＣはその
動作電圧が上記電源電圧ＶＤＤに比べて比較的低（・５
■系の電圧とされる。

これに応じて上記制御信号ＯＵＴはハイレベルを５ｖと
して、ロウレベルの回路の接地電位のような比較的低（
・論理レベルとされる。したがって、上記論理回路ＬＯ
ＧＩＣとバイポーラトランジスタＢＴＳかうなる駆動回
路は一種のレベル変換動作を行うものである。

上記パワーＭＯ８ＦＥＴＰＱＩ〜ＰＱｓは、そのソース
Ｓに負荷インダクタンスＬが設けられる。

例えば、前記制御信号ＯＵＴがロウレベルのときバイポ
ーラトランジスタＢＴＳはオフ状態になり、パワーＭＯ
３ＦＥＴＰＱ、〜ｐＱｓのゲートＧには、昇圧された動
作電圧ＶＤＤ−４−Ｖ　ｔｈが供給される。上記昇圧回
路ＢＯＯ８Ｔにより形成される昇圧電圧ＶＤｎ　＋Ｖ　
ｔｈをパワーＭＯ８ＦＥＴＰＱＩ〜ＰＱｓの実質的なし
きし・値電圧以上に設定すると、パワーＭＯ８ＦＥＴＰ
Ｑ＋〜ＰＱｓがオン状態のとき、そのソースＳからは電
源電圧ＶＤＤがそのまま出力されるので高い出力電圧を
得ることができ↓α貧の平面図を第３図に示す。

第１図の断面図は、第３図のＸ−Ｘ線で切った断面図で
ある。

第３図に示すように、ゲートを極６は、略円形状に形成
されており、前記ゲート電極６の内側には、ソース領域
８ａ及びチャネル領域となるｐ型半導体領域７ａが形成
されて（・ろ。ゲート電極６の外側には、ドレイン引き
出し領域１０ａがゲート電極６の輪郭区に規定された領
域に形成されて（・る。また、図示していない眉間絶縁
膜１３の開口部１７ａを介して、２層目のアルミニウム
配線層１４がドレイン引き出し領域１０ａに接続されて
（・る。

このような縦型パワーＭＯ８ＦＥＴのレイアウトにする
ことによって、ソース領域８ａとドレイン引き出し領域
１０ａの距離はゲート電極６の幅Ｙはとに小さくするこ
とが可能である。したがって、前記ドレイン領域３ａ、
２ａの寄生抵抗ＲａｔＲ２を小さくできるので、パワー
ＭＯ８ＦＥＴのＯＮ抵抗を小さくすることが可能である
。

次に、第４図からＷｃ８図を用いて第１図に示した構造
の製造方法を説明する。

第４図に示すよう−に、シリコンからなろｐ−型半導体
基板１０表面に、例えばアンチモン（ｓｂ）を選択的に
イオン打込みすることにより、ｎ＋型埋込層２ａ及び２
ｂを同時に形成する。次に、前記ｐ−型半導体基板１の
全面上に、例えばエピタキシャル成長法によりシリコン
からなるｎ″″型エピタキシャル層３を形成する。その
後図示しないフォトレジストからなるマスクを用いて、
例えばボロン（Ｂ）を前記ｎ−型エビタキシャル層３中
にイオン打込みし、ｐ＋型アイソレージ１ン領域５を形
成する。

次に、前記ｐ＋型アイソレーション領域５上に、例えば
Ｓｉｎ、かうなるフィールド絶縁膜ＦＯを例えばＣＶＤ
法ある（・は、前記ｎ′″型エピタキシャル層３の選択
的な熱酸化により形成する。前記ｐ＋型アイソレーシッ
ン領域５とフィールド絶縁膜ＦＯにより、前記ｎ−型エ
ビタキシャル層３は複数の電気的に分離された島領域３
ａ＊３ｂを形成する。

次に、第５図に示すように前記ｎ−型エビタキシャル層
３の表面を熱酸化することにより、ＳｉＱ。

かもなるゲート絶縁膜４を形成する。次に前記ゲート絶
縁膜４上に、例えばＣＶＤ法によりポリＳｉ膜を形成し
た後、ホトレジストリスクを用いてソース・ドレイン部
となる領域のポリＳｉ膜のみを選択的にエツチングして
一つ島領域３ａの表面に複数のポリＳｉゲート電極６を
形成する。

次に、第６図に示すように縦型パワーＭＯ８Ｆ公田刊番
（１）ボの一部をホトレジストある〜・はＨＬＤ（高温
低圧堆積）Ｓｉｎ、等のマスク２０で覆い、前記リスク
２０とゲート電極６をマスクとしてたとえばＰ（リン）
をイオン打込み拡散することによりｎ＋埋込層２ａ、２
ｂに接続するドレイン弓き出し領域１０ａ及びコレクタ
引き出し領域１０ｂを形成する。前記ホトレジスト膜２
０を除去したの所定の領域をホトレジスト膜２１で覆い
、縦型パワーＭＯ８ＦＥＴのチャネル領域となるｐ型半
導体領域７ａと、ＮＰＮ型バイポーラトランジスタのベ
ース領域７ｂを、例えばボロン（Ｂ）のイオン打ち込み
により形成する。前記ｐ型半導体領域７ａの不純物濃度
は、例えば１０１４〜”ａｔｏｍｓ１０Ｉｌ？程度に形
成される。前記ホトレジスト膜２１を除去した後、ポリ
シリコンのゲート電極６を熱酸化することにより、Ｓ　
ｉ　Ｏｔからなる絶縁膜１１を形成する。その後第８図
に示すように、前記ｐ型半導体領域７ａ及びベース領域
７ｂ上の一部ホトレジスト膜２２を形成し、例えば前記
ホトレジスト膜２２とゲート電極６をマスクにヒ素（Ａ
ｓ　）をイオン打ち込みすることによって、ソース領域
８ａ及びエミッタ領域８ｂを形成する。このとき前記ド
レイン引き出し領域１０ａ及びコレクタ引き出し領域１
０ｂにもヒ素（Ａｓ　）が導入される。これは後に形成
されるアルミニウム配線１４との接触抵抗を小さくする
ことが可能である。前記ソース領域８ａ及び前記エミッ
タ領域８ｂの不純物濃度は、例えば１０１９〜”ａｔｏ
ｍｓΔ♂に形成される。

その後、第１図に示すように前記ホトレジスト膜２２を
除去した後、前記絶縁膜４を図示しな（・ホトレジスト
膜による選択的なエツチングによってパターニングし、
さらに、前記ソース領域８ａ及びｐ型半導体領域７ａ、
エミッタ領域８ｂ、ベース領域７ｂ、コレクタ引き出し
領域１０ｂにコンタクトする一層目のＡ［を蒸着し、パ
ターニング・エッチを行ってソース電極１２及び電極１
２（Ｅ）、１２（Ｂ）、１．２　（Ｃ）を形成し、その
後層間絶縁膜１３を形成した後、ドレイン引き出し領域
１０ａ及びコレクタ引き出し領域１０ｂにコンタクトす
る二層目ｋｌを蒸着し、二層目ｋｌをパターニング・エ
ッチを行って配線１４を形成するＯ 〔発明の効果〕 上述した実施例から得られる効果は下記のとおりである
。

縦型パワーＭＯ８ＦＥＴのドレイン引き出し領域と、チ
ャ坏ル領域が近接するので、ドレイン領域の寄生抵抗に
起因するシリーズ抵抗を小さくできる。このため縦型パ
ワーＭＯ８ＦＥＴのＯＮ抵抗を前記第９図に示した構造
よりも低くすることか可能である。また寄生抵抗の増大
にともなう縦型パワーＭＯ３ＦＥＴの動作時の発熱もお
さえることが可能である。

さらに、前記ドレイン引き出し領域は、りん接する２つ
のゲート電極をマスクにした不純物のイオン打ち込みに
より形成されるので、前記りん接する２つのゲート電極
に対して自己整合的にドレイン引き出し領域が形成でき
る。このため、縦型パワーＭＯ８ＦＥＴを内蔵する半導
体集積回路装置を高集積化できると（・うメリットもあ
る。さらには、前肥りん接する２つのゲート電極に対す
るドレイン領域を共通にして（・るため、さらに高集積
化できると（・うメリットもある。

【図面の簡単な説明】

第１図は本発明の実施例である縦型パワーＭＯ８ＦＥＴ
とバイポーラトランジスタを同一半導体基板上に混載し
た集積回路の構造を示す断面図、第２図は第１図の集積
回路の動作説明をするための回路図、 第３図は第１図に対応する要部平面図、第４図から第８
図は、本発明の実施例である縦型パワーＭＯ８ＦＥＴと
バイポーラトランジスタを同一半導体基板上に混載した
集積回路装置の製造方法を製造工程順に示した要部断面
図、第９図は、従来の縦型パワーＭＯ８ＦＥＴとバイポ
ーラトランジスタを同一半導体基板上に混載した集積回
路装置の構造を示す要部断面図である。 １・・・ｐ−型半導体基板、２ａ・・・ｎ＋型埋込層、
２ｂ・・・ｎ＋型埋込層、３・・・エピタキシャル層、
３ａ、３ｂ・・・島領域、４・・・絶縁膜、５・・・ｐ
＋型アイソレーション領域、ＦＯ・・・フィールド絶縁
膜、６・・・ゲート電極（ポリシリコン層）、７，７ａ
・・・ｐ型半導体領域（チャネル領域）、７ｂ・・・ベ
ース領域、８　、８　ａ・・・ソース領域、８ｂ・・・
エミッタ領域、１０ａ・・・ドレイン引き出し領域、１
０ｂ・・・コレクタ引き出し領域、１１・・・絶縁膜、
１２・・・電極、１３・・・層間絶縁膜、１４・・・配
線層、１６．１７ａ・・・開口部、ｐＱ、、ＰＱ２　　
、ＰＱｓ・・・縦型パワーＭＯ３ＦＥＴ、ＢＴＳ・・・
バイポーラトランジスタ、Ｒ，、Ｒ，・・・寄生抵抗。

Claims (1)

1. 【特許請求の範囲】 １、半導体基体表面上に形成された絶縁ゲートと、この
   絶縁ゲートの一方側に該ゲートを用いて上記基体表面に
   自己整合的に形成されたチャネル領域及びソース拡散領
   域を有するとともに、上記絶縁ゲートの他方側に該ゲー
   トを用いて上記基体表面に自己整合的に形成されたドレ
   イン拡散領域を有することを特徴とする半導体装置。 ２、上記ドレイン拡散領域は上記半導体基体表面にアミ
   の目状に形成されている特許請求の範囲第１項に記載の
   半導体装置。 ３、半導体基体表面上に多結晶シリコンからなる絶縁ゲ
   ートを形成し、上記絶縁ゲートをマスクとしてゲートの
   一方側の半導体基体表面にチャネル領域のための拡散層
   を自己整合的に形成し、上記ゲートをマスクとして上記
   拡散層に重ねてソース領域となるための拡散層を自己整
   合的に形成するとともに、上記ゲートの他方側にドレイ
   ン領域のための拡散層を自己整合的に形成することを特
   徴とする半導体装置の製造法。