JP2004072077A - ＢｉＣＤＭＯＳ構造及びその製造方法 - Google Patents

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Richard K Williams
リチャード・ケイ・ウィリアムズ
Michael E Cornell
マイケル・イー・コーネル
Jun Wei Chen
ジュン−ウェイ・チェン
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Abstract

【課題】ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供することにある。
【解決手段】基層１０内に下向きに延出し、且つ基層の上に配置されたエピタキシャル層内に上向きに延出し、かつエピタキシャル層の上側主面の下に配置された埋め込み絶縁領域と、エピタキシャル層内のみに配置され、かつ埋め込み絶縁領域の上側主面から上向きに延出した埋め込みウェル領域と、エピタキシャル層内に配置され、かつエピタキシャル層の上側主面からエピタキシャル層内に下向きに延出し、かつ埋め込みウェル領域の上側主面に接触する下側主面を備えたウェル領域５１Ｂとを有し、バイポーラトランジスタがウェル領域内に形成され、ＭＯＳトランジスタがウェル領域外のエピタキシャル層の上側主面に形成される。
【選択図】　　図３５

Description

【０００１】
【産業上の利用分野】
本発明は、単一のウエハ上に同時に形成されたコンプリメンタリバイポーラトランジスタ、ＣＭＯＳ（コンプリメンタリ金属酸化膜シリコン）トランジスタ、ＤＭＯＳ（二重拡散型金属酸化膜シリコン）電力用トランジスタ、埋め込み型ツェナーダイオード、及び関連する構造を製造する方法に関する。特に、本発明は、その方法によって製造されるトランジスタ構造及び関連する絶縁構造に関する。
【０００２】
【従来の技術】
遠距離通信産業、自動車産業、及びコンピュータ産業を含む様々な産業では、大電力用デジタルスイッチング、アナログ増幅、及びデジタル論理回路を必要とする用途が存在する。そのような多くの用途に於て、もし充分に信頼性がありかつ十分に低コストの単一チップが生み出されれば、全ての必要な回路を単一の集積回路チップ上に配置することによって、性能が向上しかつ小型化が可能となる。
【０００３】
例えば、現在のディスクドライブ産業では、ディスクドライブコントローラは、複数のチップを用いることによって実現されている。ディスクドライブコントローラの集積化された電力用トランジスタ及びデジタル論理トランジスタに関する問題は、ＤＭＯＳ電力用回路とＣＭＯＳデジタル論理回路が異なるチップ上に配置されることを原因とする。同様に、高品質のバイポーラアナログ増幅器と、高性能のＣＭＯＳデジタル論理及びまたはＤＭＯＳ電力用トランジスタとを組み込んだ単一の回路基板を製造することが困難なために、ディスクドライブコントローラのアナログ増幅回路が第３のチップに配置されることもある。従って、ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現する製造方法が必要とされる。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
上述の目的は、バイポーラトランジスタとＭＯＳトランジスタとを絶縁するための絶縁構造を用いる過程を有するＢｉＣＤＭＯＳ構造の製造方法であって、前記絶縁構造が、第１導電型の半導体材料からなる基層内に下向きに延出し、かつ前記基層の上に配置されると共に、上側主面を備えた前記第１導電型とは相異なる第２導電型の半導体材料からなるエピタキシャル層内に上向きに延出し、かつ前記エピタキシャル層の前記上側主面の下に配置された上側主面を備えた前記第２導電型の半導体材料からなる埋め込み絶縁領域と、前記エピタキシャル層内のみに配置され、かつ前記基層から分離されかつ電気的に絶縁されるべく前記埋め込み絶縁層の前記上側主面から上向きに延出する、かつ上側主面を備えた、前記第１導電型の半導体材料からなる埋め込みウェル領域と、前記エピタキシャル層内に配置され、かつ前記エピタキシャル層の前記上側主面から前記エピタキシャル層内に下向きに延出し、かつ前記基層から分離されかつ電気的に絶縁されるべく前記埋め込みウェル領域の前記上側主面に接触する下側主面を備えた、前記第１導電型の半導体材料からなるウェル領域とを有し、前記バイポーラトランジスタが、前記エピタキシャル層の前記上側主面の前記ウェル領域内に形成され、前記ＭＯＳトランジスタが、前記ウェル領域外の前記エピタキシャル層の前記上側主面に形成されることを特徴とするＢｉＣＤＭＯＳ構造の製造方法、及びトランジスタを含むＢｉＣＤＭＯＳ構造であって、第１導電型の半導体材料からなる基層と、前記基層の上に配置され、かつ上側主面を備えた、前記第１導電型とは相異なる第２導電型の半導体材料からなるエピタキシャル層と、前記基層内に下向きに延出し、かつ前記エピタキシャル層内に上向きに延出し、かつ前記エピタキシャル層の前記上側主面の下に配置された上側主面を備えた、前記第２導電型の半導体材料からなる埋め込み絶縁領域と、前記エピタキシャル層内のみに配置され、かつ前記基層から分離されかつ電気的に絶縁されるべく前記埋め込み絶縁層の前記上側主面から上向きに延出し、かつ上側主面を備えた、前記第１導電型の半導体材料からなる埋め込みウェル領域と、前記エピタキシャル層内に配置され、かつ前記エピタキシャル層の前記上側主面から前記エピタキシャル層内に下向きに延出し、かつ前記基層から分離されかつ電気的に絶縁されるべく前記埋め込みウェル領域の前記上側主面に接触する下側主面を備えた、前記第１導電型の半導体材料からなるウェル領域とを有し、前記トランジスタが前記エピタキシャル層の前記上側主面の前記ウェル領域内に形成されることを特徴とするＢｉＣＤＭＯＳ構造を提供することによって達成される。
【０００６】
【作用】
バイポーラトランジスタ、比較的高電圧のＣＭＯＳトランジスタ、比較低電圧のＣＭＯＳトランジスタ、ＤＭＯＳトランジスタ、ツェナーダイオード、及び薄型フィルム抵抗、またはそれらの任意の所望の組合せの全てを同一の集積回路上に同時に形成する方法（以下“ＢｉＣＤＭＯＳプロセス”と呼ぶことにする）が提供される。そのプロセスでは、少ないマスキング過程が用いられ、高性能のトランジスタ構造が形成され、かつ機能する基板の高い歩留りが達成される。絶縁構造、バイポーラトランジスタ構造、ＣＭＯＳトランジスタ構造、ＤＭＯＳトランジスタ構造、ツェナーダイオード構造、及び薄型フィルム抵抗構造もまた提供される。
【０００７】
【実施例】
本発明について、その好適な実施例を表す添付の図面を参照して、以下により詳しく説明が行われる。しかし、本発明は異なる形式で実施されても良く、ここで説明された実施例に限定されるものではない。本明細書の開示内容は、詳細かつ完全であって、本発明の技術的視点を当業者に十分に伝えるために、好適実施例の詳細な説明がなされる。図面を明瞭にするために、各図面の種々の層の厚みは、誇張して描かれている。明細書及び図面を通して、等しい部分には、等しい符号が付されている。
【０００８】
ＢｉＣＤＭＯＳプロセス
ＢｉＣＤＭＯＳプロセスの複数のプロセス過程が表１に記載されている。
【０００９】
【表１】
Figure 2004072077
【００１０】
表１に記載された種々のプロセス過程には、便宜上番号が付されているが、ある実施例では、これらのプロセス過程の内の幾つかの過程が省略され、またある実施例では、幾つかの過程の順序が変更され、更にある実施例では、幾つかの過程が１つの過程に結合されることが理解される。従って、表１のプロセス過程の順序は、以下に例示されるＢｉＣＤＭＯＳプロセスの実施例の理解を助けるためにのみ提供されている。表１に記載された個々のプロセス過程は、明細書中の以下の部分では括弧でくくられた過程の番号で表示されている。
【００１１】
図１及び図２は、ＢｉＣＤＭＯＳ構造の製造方法の第１段階を表している。基層１０は上側主面１１を備えている（過程１）。この基層は例えば、抵抗率１．０〜５．０Ωｃｍを有する裏面がコーティングされたＰ−にドープされた基層である。基層１０は、一連の横方向に配置された領域、即ち埋め込みツェナー領域１０Ｆ、ＤＭＯＳ領域１０Ａ、比較的高電圧のＮＭＯＳ領域１０Ｅ、比較的高電圧のＰＭＯＳ領域１０Ｇ、比較的低電圧のＰＭＯＳ領域１０Ｈ、比較的低電圧のＮＭＯＳ領域１０Ｄ、垂直ＰＮＰバイポーラ領域１０Ｂ、及び垂直ＮＰＮバイポーラ領域１０Ｃを有する。
【００１２】
次に、最初の酸化段階（過程２）が実施され、基層の上側主面上に最初の酸化膜１２が形成される。その最初の酸化膜は、例えば、約３００　の厚さを有するように熱成長によって形成される。
【００１３】
次に、Ｎ＋埋め込み層マスクがフォトレジストによって形成される（過程３）。このマスクは、最初の酸化膜を通して基層１０の上側主面１１に至る開口部１２Ａ、１２Ｂ、及び１２Ｃを形成するために用いられる。最初の酸化膜１２は、例えば、ドライエッチングまたはウエットエッチングを用いてエッチングされる。開口部１２Ａ、１２Ｂ、及び１２Ｃが形成された後に、フォトレジストマスクが除去される。
【００１４】
図３及び図４には、ＢｉＣＤＭＯＳ構造の製造方法の次の段階が示されている。Ｎ＋埋め込み層イオン注入段階（過程４）は、酸化膜１２を注入マスクとして用いて実行され、開口部１２Ａ、１２Ｂ、及び１２Ｃに埋め込み層領域２１Ａ、２１Ｂ、及び２１Ｃを各々形成する。例えば、アンチモンイオンが、イオン加速電圧８０ｋｅＶ、ドーズ量１×１０１５〜２×１０１５ｃｍ２で基層の上側主面１１に注入される。
【００１５】
次に、Ｎ＋埋め込み層ドライブイン拡散段階（過程５）が実施される。この拡散段階では、薄い酸化膜２２Ａが開口部１２Ａ内に成長し、薄い酸化膜２２Ｂが開口部１２Ｂ内に成長し、薄い酸化膜２２Ｃが開口部１２Ｃ内に成長する。これらの薄い酸化膜２２Ａ〜２２Ｃの厚みは、例えば約４０００　である。Ｎ＋埋め込み層領域２１Ａ、２１Ｂ、及び２１Ｃは例えば基層内に深さ３．５〜４．０μｍまで垂直に延出する。
【００１６】
図５及び図６は、ＢｉＣＤＭＯＳ構造の製造方法の次の段階を表している。フォトレジスト層３０が、Ｐ＋埋め込み層マスク内に形成され（過程６）、基層の上側主面１１に達する開口部３０Ｂ及び３０Ｄが形成される。開口部３０Ｂは、開口部１２Ｂよりも小型に形成され、従って開口部３０Ｂの周辺部の境界は、開口部１２Ｂの周辺部の境界の中に存在する。次に酸化膜のエッチングが実施され、開口部３０Ｂによって露出された酸化膜２２Ｂの一部が取り除かれる。この酸化膜エッチングはまた、開口部３０Ｄによって露出された最初の酸化膜１２の一部をも取り除く。開口部３０Ｂ及び３０Ｄ内の全ての酸化膜が取り除かれた後、フォトレジストマスク層が除去される。次に、注入酸化膜（図５及び図６には示されていない）が、例えば約１０００　の厚みで、開口部３０Ｂ及び３０Ｄに熱成長によって形成される。
【００１７】
次に、Ｐ＋埋め込み層イオン注入段階（過程７）が実行され、Ｎ＋埋め込み層領域２１Ｂの一部が、Ｐ＋イオン注入によるＰ＋イオンを受け取る。同様に、Ｐ＋イオンが開口部３０Ｄから基層１０の上側主面１１に注入される。このＰ＋イオン注入は、例えば、ホウ素イオンをイオン加速電圧１４５ｋｅＶ、ドーズ量１×１０１４ｃｍ２で注入して実施される。
【００１８】
フォトレジストマスクが除去された後（過程８）、ドライブイン拡散段階が実施され、Ｐ＋の注入されたホウ素イオンが、基層１０内に垂直及び横方向にドライブインされる。このドライブイン段階は、厚さ６５００　の酸化膜が、開口部３０Ｂ及び３０Ｄ内に露出されたシリコン基層表面上に形成されるまで実施される。次に酸化膜除去（過程９）が実施され、酸化膜１２及び開口部３０Ｄと３０Ｂとに形成された酸化膜を含む全ての酸化膜を基層１０の上側主面１１から除去する。
【００１９】
図７及び図８は、ＢｉＣＤＭＯＳ構造の製造方法の次の段階を表している。シリコンからなるエピタキシャル層４２が、基層１０の上側主面１１の上に形成されている（過程１０）。本発明の６０Ｖ用の実施例では、このエピタキシャル層は約１０．２μｍ±０．９μｍの厚みを有し、約５×１０１５〜１×１０１６／ｃｍ３の不純物濃度を有する。本発明の２０Ｖ用の実施例では、このエピタキシャル層は例えば約８．０μｍ±０．７μｍの厚みを有し、約５×１０１５〜２×１０１６／ｃｍ３の不純物濃度を有する。
【００２０】
次にエピタキシャル層再酸化段階（過程１１）が実施され、エピタキシャル層４２の上側主面４１の上にエピタキシャル酸化膜４０が形成される。従って、３つのＮ＋埋め込み層領域２１Ａ、２１Ｂ、及び２１Ｃが基層内に存在することになる。これらのＮ＋埋め込み層は、基層とエピタキシャル層との間の境界１１から下向きに基層１０内に延出し、かつ基層エピタキシャル層の境界１１から上向きにエピタキシャル層４２内に延出している。エピタキシャル層４２が成長する間に、Ｎ＋埋め込み層領域は上向きに拡散する。同様に、Ｐ＋埋め込み層領域４３Ｄが、この構造内に存在する。Ｐ＋埋め込み層領域４３Ｄは基層とエピタキシャル層との間の境界から下向きに基層内に延出し、かつ基層とエピタキシャル層との間の境界から上向きにエピタキシャル層内に延している。
【００２１】
しかし、Ｎ＋埋め込み層領域２１Ｂの上側主面には、単一のＰ＋イオン注入が実施され、２つのＰ＋領域４３Ｂ及び４４Ｂが形成される。Ｐ型イオンはＮ型イオンよりも早く拡散するので、Ｐ＋イオン注入段階のＰ＋不純物は、埋め込み層領域２１ＢのＮ＋不純物よりも上向き及び下向きに早く拡散する。Ｐ＋イオンが、より高濃度にドープされたＮ＋領域２１Ｂの境界を超えて拡散したところで、Ｐ＋イオンがＰ＋領域を形成する。Ｐ＋不純物の注入を行うための開口部３０Ｂは、Ｎ＋領域２１Ｂを形成するためにＮ＋不純物の注入を行うための開口部１２Ｂよりも十分に小さくかつ十分その内側に存在しているので、注入されたＰ＋イオンは、Ｎ＋領域２１Ｂの横方向の広がりを超えて横方向に拡散することはない。しかし、これらの注入されたＰ＋イオンは、Ｎ＋領域２１Ｂの縦方向の広がりを超えて縦方向に拡散する。こうして、Ｎ＋領域２１Ｂによって互いに隔てられたＰ＋領域４３Ｂ及び４４Ｂが形成される。
【００２２】
図９及び図１０は、ＢｉＣＤＭＯＳ構造の製造方法の次の段階を表している。フォトレジスト層（図示されていない）が、エピタキシャル酸化膜４０の上に形成され、３個の開口部を備えたＰ−ウェルマスク層（図示されていない）が形成される（過程１２）。これらの開口部の内の第１の開口部は、高電圧ＮＭＯＳ領域１０Ｅの上に形成され、第２の開口部は、低電圧ＮＭＯＳ領域１０Ｄの上に形成され、第３の開口部は、垂直ＰＮＰ領域１０Ｂ内のＰ＋埋め込み層領域４４Ｂの上に形成されている。次に酸化膜エッチングが実施され、下側のエピタキシャル酸化膜４０を選択的にエッチングし、３個の開口部５２Ｅ、５２Ｄ、及び５２Ｂが、エピタキシャル層４２の上側主面に達するまで下向きにエピタキシャル酸化膜４０内に形成される。次にフォトレジストが除去され、そして薄い注入酸化膜（図示されていない）が、露出した３個の開口部５２Ｅ、５２Ｄ、及び５２Ｂ内に形成される。この薄い注入酸化膜は、例えば３００　の厚さを有する。
【００２３】
次に、Ｐ−ウェルイオン注入段階（過程１３）が、開口部５２Ｅ、５２Ｄ、及び５２Ｂ内の薄い注入酸化膜を通して実施され、Ｐ−ウェル領域５１Ｅ、５１Ｄ、及び５１Ｂを形成する。エピタキシャル酸化膜４０のエッチングされていない残りの部分は、注入マスクとして働く。このイオン注入段階は、例えばホウ素イオンをイオン加速電圧１００ｋｅＶ、ドーズ量１×１０１３〜２×１０１３で注入して実施される。
【００２４】
次に、Ｐ−ウェルドライブイン拡散段階（過程１４）が実施され、Ｐ−ウェル領域５１Ｄを、エピタキシャル層の上側主面からＰ＋埋め込み層領域４３Ｄに接触するまで下向きに拡散させる。同様に、Ｐ−ウェル拡散段階が、Ｐ−ウェル５１Ｂを、Ｐ＋埋め込み層領域４４Ｂの上部に接触するまで、エピタキシャル層内に下向きに拡散させる。このＰ−ウェルドライブイン拡散段階は、それを通してイオンが注入される開口部５２Ｅ、５２Ｄ、５２Ｂ内に厚さ約４０００　の酸化膜が形成されるまで実施される。
【００２５】
次に、Ｐ＋絶縁マスク（過程１５）、注入（過程１６）、及びドライブイン拡散（過程１７）が実施され、絶縁Ｐ＋領域（図示されていない）がエピタキシャル層の選択されたトランジスタ領域を横方向に囲繞するエピタキシャル層内に下向きに形成される。図を明瞭にするために、これらの絶縁構造は、図１から図３２では省略されている。
【００２６】
図１１及び図１２は、ＢｉＣＤＭＯＳ構造の製造方法の次の段階を表している。フォトレジスト層（図示されていない）がエピタキシャル酸化膜４０の上に形成され、２つの開口部を有するＮ＋シンカマスク層（図示されていない）を形成する（過程１８）。これらの開口部の１つは、ＤＭＯＳ領域１０Ａの上に配置され、もう一方の開口部は垂直ＮＰＮ領域１０Ｃの上に配置されている。次に酸化物エッチングが実施され、Ｎ＋シンカマスク層によって露出されたエピタキシャル酸化膜４０の選択された部分が除去される。従って２個の開口部６０Ａ及び６０Ｃがエピタキシャル酸化膜４０の中に形成される。Ｐ−ウェル領域５１Ｅ、５１Ｄ、及び５１Ｂを被覆するフォトレジストは除去されず、Ｐ−ウェル領域５１Ｅ、５１Ｄ、及び５１Ｂを被覆する薄い酸化膜は保護されたまま残り、そしてエッチングされない。エッチング段階が終了した後、２個の開口部を有する酸化膜４０を残して、フォトレジストマスクが除去される。
【００２７】
次に、開口部６０Ａ及び６０Ｃに、Ｎ＋シンカ領域６１Ａ、及び６１Ｃが各々形成される。これらのＮ＋シンカ領域は、例えば、ＨＦディップ（ＨＦ　ｄｉｐ）によって、開口部６０Ａ及び６０Ｃ内にＰＯＣｌ３を再び堆積することによって形成される（過程１９）。開口部６０Ａ及び６０Ｃのエピタキシャル層の上側主面が、約２．１Ω／ｃｍ２の導電率を有するまで、ＰＯＣｌ３からの燐が、ＰＯＣｌ３層から下向きにエピタキシャル層の上側表面まで拡散される。
【００２８】
次に、Ｎ＋シンカドライブイン拡散段階（過程２０）が実施され、燐不純物をエピタキシャル層の上側主面から下向きに拡散させる。Ｎ＋シンカ領域６１ＡはＮ＋埋め込み層領域２１Ａの上に形成され、図１１及び図１２の断面図に示されているように、Ｎ＋シンカ領域６１Ａの底部がＮ＋埋め込み層領域２１Ａに接触している。同様に、Ｎ＋シンカ領域６１ＣがＮ＋埋め込み層領域２１Ｃの上に形成され、Ｎ＋シンカ領域６１Ｃの底部がＮ＋埋め込み層領域２１Ｃに接触している。このＮ＋シンカ領域ドライブイン拡散の間、酸化膜は、開口部６０Ａ及び６０Ｃのエピタキシャル層の露出した上側主面の上に形成される。この酸化膜は、例えば、その厚さが約５０００　に達する。
【００２９】
図１３及び図１４は、ＢｉＣＤＭＯＳ構造の製造方法の次の段階を表している。フォトレジスト層（図示されていない）がエピタキシャル酸化膜４０の上に形成され、２つの開口部を有するＰ＋埋め込みツェナーマスク層（図示されていない）を形成する（過程２１）。一方の開口部は埋め込みツェナー領域１０Ｆの上に配置され、もう一方の開口部は垂直ＰＮＰ領域１０Ｂの上に配置されている。次に酸化エッチングが実行され、Ｐ＋埋め込みツェナーマスク層によって露出された酸化膜４０のこれらの部分を除去する。このようにして２つの開口部７０Ｆ及び７０Ｂが酸化膜４０内に形成される。シンカ領域６０Ａ、Ｐ−ウェル領域５１Ｅ、Ｐ−ウェル領域５１Ｄ、及びシンカ領域６１Ｃを被覆するフォトレジストは除去されず、そのためこれらの領域を被覆する酸化膜は保護されたまま残り、そしてエッチングされない。
【００３０】
エッチング段階が終了した後、フォトレジストマスクは除去される。更に、薄い注入酸化膜が、エピタキシャル層の上側主面の露出した部分に形成される必要はない。次に、Ｐ＋埋め込みツェナーイオン注入段階（過程２２）が実施される。例えば、この段階はイオン加速電圧８０ｋｅＶ、ドーズ量１×１０１５〜３×１０１５ｃｍ２でホウ素を注入することによって実施される。埋め込みツェナー注入段階の後に、埋め込みツェナーフォトレジストマスクが除去される。
【００３１】
次に、Ｐ＋埋め込みツェナードライブイン拡散段階（過程２３）が実施され、Ｐ＋埋め込みツェナー注入段階で注入されたＰ＋イオンを、エピタキシャル層内に下向きに拡散し、Ｐ＋埋め込みツェナーアノード領域７１Ｆ及びＰ＋コレクタ接触領域７１Ｂを形成する。このドライブイン段階は、約５００　の酸化膜が開口部７０Ｆの領域７１Ｆの上及び開口部７０Ｂ内の領域７１Ｂの上に形成されるまで実施される。
【００３２】
図１５及び図１６はＢｉＣＤＭＯＳ構造の製造方法の次の段階を表している。酸化膜４０を含むエピタキシャル層の上側主面を覆う全ての酸化膜が除去される（過程２４）。次にベース酸化段階（過程２５）が実施され、エピタキシャル層４０の上側主面の上にベース酸化膜８０が形成される。ベース酸化膜８０は、例えば、約５００　の厚さに達するまで、約１２５分間９５０℃で熱成長した酸化膜である。次に、シリコン窒化膜８１がベース酸化膜８０の上に堆積される（過程２６）。このシリコン窒化膜８１は、例えば約１０００　の厚さを有する。次に、低温度酸化膜（ＬＴＯ）８２が窒化膜８１の上に堆積される（過程２７）。このＬＴＯ層は例えば約１０００　の厚さを有する。
【００３３】
ベース酸化膜、窒化膜、及びＬＴＯ層が形成された後に、フォトレジスト層がＬＴＯ層の上側主面の上に活性領域マスクとしてパターンを形成される（過程２８）。次にＬＴＯエッチングが実施され、ＬＴＯ層の露出した部分が除去される。次に窒化膜エッチングが実施され、窒化膜の露出した部分が除去される。フォトレジストマスクが除去された後に、複数の活性エリアマスク領域８３Ａ〜８３Ｈがベース酸化膜８０の表面に露出して残される。これらの活性エリアマスク領域の各々は、窒化膜及びＬＴＯ層を有する。
【００３４】
次に、Ｎフィールドイオン注入段階（過程２９）が、活性エリアマスク領域８３Ａ〜８３Ｈの間に配置されたベース酸化膜８０のこれらの部分を通して実施される。このＮフィールド注入段階は例えば、イオン加速電圧６０ｋｅＶ、ドーズ量１．７×１０１２ｃｍ２で燐を注入することによって実施される。
【００３５】
図１７及び図１８には、ＢｉＣＤＭＯＳ構造の製造方法の次の段階が表されている。フォトレジスト層９０が、図１５及び図１６の構造の上側主面の上に形成され、Ｐフィールド注入マスク（過程３０）を形成する。図１７及び図１８に示された構造では、このＰフィールド注入マスクは３個の開口部９１Ｅ、９１Ｄ及び９１Ｂを有する。
【００３６】
次にＰフィールドイオン注入段階（過程３１）が実施される。ある実施例では、Ｐフィールドイオン注入段階の前に、Ｐフィールド酸化フォトレジスト注入マスクは除去されない。領域８３Ｅ、８３Ｄ、及び８３Ｂは各々、開口部９１Ｅ、９１Ｄ、及び９１Ｂを通してＰ型イオンを注入するための注入マスクとして働く。Ｐフィールド注入段階は例えば、イオン加速電圧４０ｋｅＶ、ドーズ量８×１０１３ｃｍ２でホウ素を注入することによって実施される。Ｐフィールド注入段階（過程３２）が実施された後、フォトレジストが除去される。
【００３７】
図１９及び図２０は、ＢｉＣＤＭＯＳ構造の製造方法の次の段階を表している。活性エリアマスク領域８３Ａ〜８３Ｈは各々露出しているので、活性エリアマスク領域８３Ａ〜８３Ｈの各々のＬＴＯ層は、ＬＴＯエッチングによって除去される（過程３３）。従って、活性エリアマスク領域８３Ａ〜８３Ｈの各々は、ベース酸化膜を覆う薄い窒化膜８１のみを有する。
【００３８】
次にフィールド酸化段階（過程３４）が実施され、窒化膜８１、窒化膜８１によって酸化から保護されなていエピタキシャル層のフィールド領域の上にフィールド酸化膜が形成される。フィールド酸化膜１００Ｆ／Ａ、１００Ａ／Ｅ、１００Ｅ／Ｇ、１００Ｇ／Ｈ、１００Ｈ／Ｄ、１００Ｄ／Ｂ、及び１００Ｂ／Ｃを形成する方法は、１９９３年９月１７日に出願されたＭｉｃｈａｅｌ　Ｃｈａｎｇ、Ｄａｖｉｄ　Ｇｒａｓｓｏ、及びＪｕｎ−Ｗｅｉ　Ｃｈｅｎによる代理人整理番号４４６３の特許出願“集積回路のフィールド酸化物領域を形成するための方法”の明細書にも開示されている。その方法によって形成されたフィールド酸化膜は、図１５、図１６、図１７、及び図１８のフィールド注入段階によって形成されたフィールド酸化膜の下に配置された自己整合フィールド注入領域を有する。領域５１ＥのようなＰ−ウェル領域内では、フィールド酸化膜の下にあるフィールド注入領域は、Ｐ型シリコンからなる。Ｎ−エピタキシャル層の一部の上に配置されたフィールド酸化領域のような、Ｎ型シリコンの上に配置された他の領域内では、フィールド注入領域はＮ型にドープされたシリコンからなる。フィールド注入領域の上のフィールド酸化膜を成長させる段階は、フィールド酸化膜１００が約８０００　の厚さになるまで実行される。
【００３９】
次に薄い酸化物エッチング段階（過程３５）が実施され、フィールド酸化段階の間に、窒化膜８１の上側主面上に成長した酸化膜を除去する。約５００　±１００　の厚さのフィールド酸化膜もまたこの段階でエッチングされる。次に後続の窒化物エッチング段階（過程３５）が実施され、酸化膜を取り除くことなしに窒化膜８１の全ての部分を除去する。
【００４０】
次に、窒化膜が除去された後に、フォトレジスト層１０１が基層の上側主面上に形成され、Ｎ−ベース注入マスクが形成される（過程３６）。このＮ−ベース注入マスクは、Ｐ−ウェル５１Ｂの一部の上に形成された開口部１０２Ｂを有する。この開口部１０２Ｂは、薄いベース酸化膜の一部を露出させる。次に、Ｎ−ベースイオン注入段階（過程３７）が、開口部１０２Ｂを通して実施され、Ｐ−ウェル５１Ｂ内にベース領域１０３を注入する。この注入段階は例えば、イオン加速電圧１００ｋｅＶ、ドーズ量２×１０１３〜３×１０１３ｃｍ２で燐を注入することによって実施される。このＮ−ベース注入段階が終了した後に、フォトレジストマスクが除去される（過程３８）。
【００４１】
図２１及び図２２は、ＢｉＣＤＭＯＳ構造の製造方法の次の段階を表している。次に、約４０００　の厚さを有するポリシリコン層（図示されていない）が、構造の上に形成される（過程４３）。次にポリシリコン層がドープされる。ある実施例では、ＰＯＣｌ３がプレデポジットされ（過程４８）ＰＯＣｌ３からの燐がポリシリコン内に拡散し、ポリシリコンが約１０〜３０Ω／ｃｍ２の導電率を有する。他の実施例では、注入段階はイオン加速電圧８０ｋｅＶ、ドーズ量５×１０１５ｃｍ２でポリシリコン内に砒素を注入することによって実施される。
【００４２】
次に、フォトレジスト層（図示されていない）がポリシリコン層の上に形成され、フォトレジストがポリシリコンマスク内に形成される（過程４９）。次にポリシリコンエッチングが、ポリシリコンゲート１１０Ａ、１１０Ｅ、１１０Ｇ、１１０Ｈ、及び１１０Ｄを形成する。ポリシリコンゲート１１０ＡはＤＭＯＳトランジスタのゲートを形成し、ポリシリコンゲート１１０Ｅは比較的高電圧のＮＭＯＳトランジスタのゲートを形成し、ポリシリコンゲート１１０Ｇは比較的高電圧のＰＭＯＳトランジスタのゲートを形成し、ポリシリコンゲート１１０Ｈは比較的低電圧のＰＮＭＯＳトランジスタのゲートを形成し、ポリシリコンゲート１１０Ｄは比較的低電圧のＮＭＯＳトランジスタのゲートを形成する。ポリシリコンゲートが形成された後に、フォトレジストマスクが除去される。
【００４３】
図２３及び図２４は、ＢｉＣＤＭＯＳ構造の製造方法の次の段階を表している。次に、フォトレジスト層１２０がポリシリコンゲートの上に形成され、フォトレジスト層１２０がＤＭＯＳのＰ−ボディ注入マスク内に形成される（過程５０）。ＤＭＯＳのＰ−ボディ注入マスクは、ＤＭＯＳトランジスタのポリシリコンゲート１１０Ａを露出させる開口部１２１Ａを有する。このマスクはまた、ポリシリコンゲート１１０Ａの両側のエピタキシャル層の上側主面上の表面領域をも露出させる。このマスクはまた、埋め込みツェナーアノード領域７１Ｆの一部を露出させる開口部１２１Ｆをも有する。
【００４４】
ＤＭＯＳのＰ−ボディイオン注入段階（過程５１）が実施され、ＤＭＯＳトランジスタのポリシリコンゲート１１０Ａと自己整合するＰ−ボディ領域１２２が形成される。このボディ領域１２２は、ポリシリコンゲート１１０Ａの下のエピタキシャル層のある領域を取り囲むような環状の形状を有する。他の実施例ではこの環状ボディ領域１２２の外側の境界は、正方形、長方形、長い帯状の形、五角形、六角形等を含む多角形のような他の形状であって良い。このＤＭＯＳのＰ−ボディ注入段階は例えば、イオン加速電圧６０ｋｅＶ、ドーズ量０．５×１０１４〜１．５×１０１４ｃｍ２でホウ素を注入することによって実施される。ＤＭＯＳトランジスタのＰ−ボディ領域１２２が注入された後に、フォトレジスト１２０が除去され（過程５２）、そしてＤＭＯＳのＰ−ボディドライブイン拡散段階（過程５３）が実施され、Ｐ−ボディ領域１２２が、エピタキシャル層内で垂直方向及び水平方向に拡散される。
【００４５】
図２５及び図２６は、ＢｉＣＤＭＯＳ構造の製造方法の次の段階を表している。ＤＭＯＳトランジスタのＰ−ボディ領域１２２が、エピタキシャル層内に拡散された後、ブランケット（ｂｌａｎｋｅｔ）Ｎ−低濃度ドープドレインイオン注入段階（過程５４）が実施される。注入マスクが用いられていないので、フィールド酸化膜によって保護されていないエピタキシャル層の上側主面の全ての部分またはポリシリコンゲートには、Ｎ型の不純物を注入される。このブランケットＮ−低濃度ドープドレイン注入段階は例えば、イオン加速電圧１２０ｋｅＶ、ドーズ量０．５×１０１２〜５×１０１２ｃｍ２で燐を注入することによって実施される。
【００４６】
図２７及び図２８は、ＢｉＣＤＭＯＳ構造の製造方法の次の段階を表している。フォトレジスト層１４０が図２５及び図２６の構造の上に配置され、次にＰ−ベース注入マスク内に形成される（過程５５）。図２７及び図２８に示された実施例では、Ｐ−ベース注入マスクは２個の開口部１４１Ｇ及び１４１Ｃを有する。
【００４７】
次にＰ−ベースイオン注入段階（過程５６）が開口部１４１Ｇ及び１４１Ｃを通して実施され、高電圧ＤＭＯＳトランジスタの自己整合した低濃度にドープされたドレイン領域１４２Ｇと、垂直ＮＰＮバイポーラトランジスタのＰ−ベース領域１４２Ｃとを形成する。ポリシリコンゲート１１０Ｇの一部及びフィールド酸化領域１１０Ｇ／Ｈの一部が開口で１４１Ｇによって露出され、低濃度にドープされたドレイン領域１４２Ｇの境界が、ポリシリコンゲート１１０Ｇの境界に自己整合し、かつ低濃度にドープされたドレイン領域１４２Ｇの他の境界がフィールド酸化領域１１０Ｇ／Ｈの境界と自己整合する。同様に、開口部１４１Ｃはフィールド酸化領域１１０Ｂ／Ｃの一部を露出し、ベース領域１４２Ｃの境界がフィールド酸化膜の境界と自己整合する。このＰ−ベース注入段階は例えば、イオン加速電圧１００〜１５０ｋｅＶ、ドーズ量５×１０１２〜９×１０１２ｃｍ２でホウ素を注入することによって実施される。他の実施例では、Ｐ−ベース注入段階より深くかつ高エネルギーの注入を実施するために、イオン加速電圧４０ｋｅＶ、ドーズ量０．５×１０１４〜５×１０１４ｃｍ２でホウ素を注入する第２の注入を含む。注入段階が終了した後、Ｐ−ベース注入フォトレジストマスクが除去される（過程５７）。
【００４８】
図２９及び図３０は、ＢｉＣＤＭＯＳ構造の製造方法の次の段階を表している。フォトレジスト層１５０が構造の上に配置され、そしてＮ＋ソース／ドレイン及びエミッタ注入マスク内に形成される（過程５８）。図２９及び図３０に示されたこの実施例では、このＮ＋ソース／ドレイン及びエミッタ注入マスクは、開口部１５１Ｆ、１５１Ａ１、１５１Ａ２、１５１Ｅ１、１５１Ｅ２、１５１Ｄ、１５１Ｂ、１５１Ｃ１、及び１５１Ｃ２を有する。開口部１５１Ｆは埋め込みツェナーダイオードのＰ＋アノード部７１Ｆの上に配置されているので、後続のＮ＋不純物の注入が、上側のＮ＋カソード領域７２Ｆとの埋め込みダイオード接合を形成する。開口部１５１Ａ１は、ＤＭＯＳトランジスタが形成されているエピタキシャル層の領域Ａの上に形成されている。開口部１５１Ａ１はＤＭＯＳトランジスタのポリシリコンゲート１１０ＡばかりでなくＤＭＯＳトランジスタのＰ−ボディ領域１２２の一部をも露出させている。従って、後続のＮ＋不純物の注入は、Ｐ−ボディ領域１２２内にＮ＋ソース領域１５２を形成する。開口部１５１Ａ２がＮ＋シンカ領域６１Ａの上側主面の上に配置され、この領域のＮ型不純物濃度を増加させる。開口部１５１Ｅ１は、ポリシリコンゲート１１０Ｅの一部ばかりでなくエピタキシャル層の上側主面上のソース領域をも露出するので、後続のＮ＋注入段階は、高電圧ＮＭＯＳトランジスタの自己整合するソース領域１５３を形成する。開口部１５１Ｅ２は、予め低濃度にドープされたの上側主面上のドレイン接触領域を露出するので、ドレイン接触領域１５５は、ＮＭＯＳトランジスタのチャネル領域１５６から横方向に分離して形成される。開口部１５１Ｅは、比較的低電圧のＮＭＯＳトランジスタが形成されているエピタキシャル層の領域Ｄの上に配置されている。開口部１５１Ｄは、エピタキシャル層の上側主面上のソース領域及びドレイン領域ばかりでなく、ポリシリコンゲート１１０Ｄをも露出しているので、後続のＮ＋注入段階は、低電圧ＮＭＯＳトランジスタの自己整合したソース領域１５７及び自己整合したドレイン領域１５８を形成する。開口部１５１Ｂは、垂直ＰＮＰトランジスタが形成されているエピタキシャル層の領域Ｂの上に配置されている。開口部１５１Ｂは予め形成されたＮ−ベース領域１０３の一部を露出させているので、後続のＮ＋注入段階はベース接触領域１５９を形成する。開口部１５１Ｃ１は、垂直ＮＰＮトランジスタが形成されているエピタキシャル層の領域Ｃの上に配置されている。開口部１５１Ｃ１は予め形成されたＰ−ベース領域１４２Ｃの一部を露出しているので、後続のＮ＋注入段階はＮＰＮトランジスタのエミッタ領域１７０を形成する。
【００４９】
次に、Ｎ＋ソース／ドレイン及びイオン注入段階（過程５９）がＮ＋ソース／ドレイン及びエミッタマスクの開口部を通して実施される。この注入段階は例えば、イオン加速電圧６０ｋｅＶ、ドーズ量５×１０１５〜８×１０１５ｃｍ２で砒素を注入することによって実施される。Ｎ＋イオンの注入が行われた後、Ｎ＋ソース／ドレイン及びエミッタマスクフォトレジストが除去される（過程６０）。
【００５０】
図３１及び図３２は、ＢｉＣＤＭＯＳ構造の製造方法の次の段階を表している。ポリ再酸化段階（過程６１）が実施された後、フォトレジスト層１６０がＰ＋ソース／ドレイン及びエミッタマスク内に配置されかつ形成される（過程６２）。図３１及び図３２に示された実施例では、このマスクは、開口部１６１Ａ１、１６１Ａ２、１６１Ｇ１、１６１Ｇ２、１６１Ｈ、１６１Ｂ１、１６１Ｂ２、及び１６１Ｃを有する。開口部１６１Ａ１及び１６１Ａ２は実際には、１つの略環状型の開口部の２つの断面部分であり、ＤＭＯＳトランジスタの環状型のＰボディ領域１２２と接触するために配置された環状型のＰ＋ボディ接触領域１６２を形成する。開口部１６１Ｇ１は、フィールド酸化領域１００Ｅ／Ｇの一部とポリシリコンゲート１１０Ｇの一部とを露出させるので、後続のＰ＋注入段階は、自己整合ソース領域１６３を形成することになる。開口部１６１Ｇ２はドレイン領域１４２Ｇの上側主面の領域を露出させるので、後続のＰ＋注入段階は、ドリフト領域１６５によってポリシリコンゲート１１０Ｇのラテラル境界から横方向に隔てられる小さいドレイン接触領域１６４を形成することになる。開口部１６１Ｈは、ポリシリコンゲート１１０Ｈとフィールド酸化領域１００Ｇ／Ｈ及び１００Ｈ／Ｄとの間のエピタキシャル層の上側主面の一部ばかりでなく、シリコンゲート１１０Ｈをも露出させるので、後続のＰ＋注入段階は、自己整合ソース領域１６６及びドレイン領域１６７を形成することになる。開口部１６１Ｂ１は、フィールド酸化領域１００Ｄ／Ｂからフィールド酸化領域１００Ｂに延在するので、後続のＰ＋注入ョン段階は、Ｐ＋コレクタ接触領域７１Ｂに更にＰ型不純物を加えることになる。開口部１６１Ｂには、ベース領域１０３の表面領域を露出させるので、後続のＰ＋注入段階は、ベース領域１０３内に形成され、かつベース接触領域１５９から横方向に隔てられたエミッタ領域１６８を形成することになる。開口部１６１Ｃは、ベース領域１４２Ｃの小さい表面領域を露出させるので、後続のＰ＋注入段階は、ベース領域１４２Ｃ内に形成され、かつエミッタ領域１７０から横方向に隔てられたベース接触領域１６９を形成することになる。
【００５１】
Ｐ＋ソース／ドレイン及びエミッタイオン注入段階（過程６３）が、次にマスク１６０内のこれらの開口部を通して実施される。この注入は例えば、イオン加速電圧６０ｋｅＶ、ドーズ量３×１０１５ｃｍ２で、ホウ素を注入することによって実施される。この段階が実施された後、フォトレジストマスク１６０が除去される。
【００５２】
図３３は、ＢｉＣＤＭＯＳプロセスによって形成される薄型フィルムトランジスタ構造の断面図である。そのようなトランジスタ構造を形成するプロセスの実施例では、ホウ燐ケイ酸ガラス（ＢＰＳＧ）層１７０Ａがエピタキシャル層４０の上に堆積され（過程６４）、そして温度９００〜９５０℃でリフロー（ｒｅｆｌｏｗ）される（過程６５）。次に、シリコン−クロミウム（Ｓｉ−Ｃｒ）層がＢＰＳＧ層の上に堆積される（過程６６）。ＢＰＳＧ層は例えば、約６５００　の厚さを有する。Ｓｉ−Ｃｒ層は例えば、約２００〜３００　の厚さを有し、かつ約２ｋΩ／ｃｍ２の抵抗率を有する。次に、チタン−タングステン（Ｔｉ−Ｗ）層が、Ｓｉ−Ｃｒ層の上にスパッタされる。このＴｉ−Ｗ層は例えば、約１０００　の厚さを有する。次に、フォトレジスト層（図示されていない）がＴｉ−Ｗの上に堆積され、フォトレジストが、形成されるべき抵抗を被覆する薄いフィルム内に形成される。次にエッチングが行われ、マスクによって保護されていないＴｉ−Ｗの全ての部分を除去する。次に２度目のエッチングが行われ、フォトレジストマスクによって保護されていないＳｉ−Ｃｒの全ての部分を除去する。その結果、抵抗性のＳｉ−Ｃｒの下側の抵抗層領域と上側のＴｉ−Ｗの導電性層とを有するサンドイッチ構造が（図示されていない）が形成される。次にフォトレジストマスクが除去される。
【００５３】
次に、アルミニウムのような接続用金属層がＴｉ−Ｗ層の上に堆積される（過程６８）。この接続用金属層は例えば、１％のシリコン及び０．５％の銅をドープされた０．８μｍの厚みのアルミニウム層からなる。この接続用金属を堆積する段階は、上述された段階で形成されたトランジスタ及び他の構造を接続するために基板上の他の場所に接続用金属を堆積する金属化段階と同じものである。
【００５４】
次に、フォトレジスト層が接続用金属層の上に形成され、フォトレジスト層が金属マスク内に形成される（過程６９）。この金属マスクは、Ｔｉ−Ｗ層の２つの保護された部分の間の保護されていないＴｉ−Ｗ層の一部を残す。従って、後続の金属エッチング段階が実施され、金属接続ライン及びチップ上の各部分の接続が形成されたとき、金属エッチングは、Ｔｉ−Ｗ層の上のアルミニウム層の露出した部分を通過し、そして更にＴｉ−Ｗ層の下方にまで通過する。その結果、下側の抵抗性Ｓｉ−Ｃｒ層の一部は、導電性のＴｉ−Ｗ層によって被覆されないことになる。抵抗性Ｓｉ−Ｃｒ領域１７１のこの部分の一方の端部は、Ｔｉ−Ｗ層１７２Ａの第１部分によって、アルミニウム接続層１７３Ａに接続され、一方、抵抗性Ｓｉ−Ｃｒ領域１７１の他方の端部は、Ｔｉ−Ｗ層１７２Ｂの第２部分によって第２のアルミニウム接続層１７３Ｂに接続される。
【００５５】
次に絶縁酸化膜が、薄型フィルム抵抗領域内の金属接触部及び基層の他の部分の上に堆積される。この絶縁酸化膜は例えば、６００　の厚みのＴＥＯＳ酸化膜を被せられた約７０００　の厚みを有する堆積されたＴＥＯＳ酸化膜からなる（過程７０）。マスク使用段階（過程７３）が実施され、絶縁酸化膜を通して下側の構造の種々の選択された位置に達する開口部が形成された後、第２の金属接続層が絶縁酸化膜の上にスパッタされ（過程７４）、金属接続の第２レベル内にマスクされそして形成される（過程７５）。
【００５６】
次に表面処理層が、構造の上側主面全体の上に形成される（過程７６）。この表面処理層は例えば、２０００　のドープされていないＰＳＧと、６０００　の４％ＰＳＧとのサンドイッチ構造の８０００μｍの厚さのＰＳＧ層、または８０００　のＰＥ　ＣＶＧ窒化膜からなる。本発明のＢｉＣＤＭＯＳプロセスの実施例は、パッドマスク及びエッチング段階（過程７７）が表面処理層内に開口部を形成し、上側の表面処理層を通してワイヤボンディングするためのメタルボンディングパッドを露出した後に完了する。
【００５７】
これまで説明されたＢｉＣＤＭＯＳプロセスのある特徴に基づけば、ＣＭＯＳトランジスタのポリシリコンゲートからの不純物がゲート酸化膜を通して下側のエピタキシャル層内に通過することなしに、ＤＭＯＳトランジスタの比較的高濃度のボディ領域が、比較的高い温度でエピタキシャル層内に拡散する。図２３及び図２４に示すように、ポリシリコンゲート１１０Ａは、２０ＶのＤＭＯＳトランジスタのボディ領域１２２が注入されるときの注入マスクとして用いられる。ＤＭＯＳトランジスタのポリシリコンゲート１１０Ａが形成されるとき同時に形成されるポリシリコンゲート１１０Ｈもまた、図３１及び図３２に示すように、ＰＭＯＳトランジスタのソース領域及びドレイン領域が注入されるときに、注入マスクとして５ＶのＰＭＯＳトランジスタの製造時に用いられる。ポリシリコンゲートは、燐（またはホウ素がゲート酸化膜を通過して拡散することを防ぎ、かつ５ＶのＰチャネルＭＯＳＦＥＴの閾値電圧を変化させる砒素）を高濃度にドープされているので、ＣＭＯＳトランジスタのポリシリコンゲートからの不純物が上側のゲート酸化膜を通過し、機能する部分の歩留りを減少することなしに、ＤＭＯＳトランジスタとＣＭＯＳトランジスタの両方が、最小のプロセス段階を用いて同時に同じウエハ上に高い信頼性を備えて形成される。
【００５８】
ＢｉＣＤＭＯＳプロセスの他の特徴は、高いブレイクダウン電圧のＣＭＯＳトランジスタが、比較的低いブレイクダウン電圧のＣＭＯＳトランジスタと等しいウエハ上に形成されるときに、ブランケットイオン注入段階が、高いブレイクダウン電圧のＣＭＯＳトランジスタの低濃度にドープされたドレインをドープするために用いられることである。図２５及び図２６に示すように、１６ＶのＮＭＯＳトランジスタのポリシリコンゲート１１０Ｅと、５ＶのＰＭＯＳトランジスタのポリシリコンゲート１１０Ｈとが、Ｎ型不純物ブランケットイオン注入段階でマスクとして用いられる。従って、高電圧ＮＭＯＳトランジスタの低濃度にドープされたドレイン領域１５４が形成される。しかし続いて、図３１及び図３２に示すようなＰ型注入段階では、５ＶのＰＭＯＳトランジスタのソース領域及びドレイン領域１６６及び１６７が、Ｐ型不純物をドープされ、図２５及び図２６のブランケットイオン注入段階のＮ型不純物と、エピタキシャル層のＮ型不純物の不純物濃度を超過する。マスク過程を省略するために、ＢｉＣＤＭＯＳプロセスは、最初に約５×１０１５イオン／ｃｍ３から１×１０１６イオン／ｃｍ３のＮ型不純物を有する低濃度にドープされたエピタキシャル層から始まるので、後続のブランケットイオン注入段階は、高電圧ＮＭＯＳトランジスタの低濃度にドープされたドレイン領域１５４を形成するために用いられる。その結果、図３１及び図３２のＰ型イオン注入段階が、低電圧ＰＭＯＳトランジスタのソース領域及びドレイン領域１６６及び１６７の形成に不十分となる程には、Ｎ型ブランケットイオン注入段階が、低電圧ＰＭＯＳトランジスタのソース領域及びドレイン領域を高濃度にドープすることはない。
【００５９】
ＢｉＣＤＭＯＳプロセスの他の特徴は、バイポーラトランジスタのベース領域が、比較的高電圧のＣＭＯＳトランジスタの低濃度にドープされたドレイン領域が形成されるときに同時に形成されることである。図２７及び図２８に示すように、垂直ＮＰＮバイポーラトランジスタのＰ−ベース注入領域１４２Ｃは、比較的高いブレイクダウン電圧のＰＭＯＳトランジスタの低濃度にドープされたドレイン領域１４２Ｇが形成されるとき同時に形成される。このとき等しい注入マスクが用いられる。従って、ＢｉＣＤＭＯＳプロセスは、バイポーラトランジスタ及び比較的高電圧のＣＭＯＳトランジスタの両方を、少ないプロセス段階によって等しいウエハ上に製造することを可能にする。このように製造段階を共有することによって、後続のプロセス段階も共有することが可能となる。図３１及び図３２に示されたＰ型イオン注入段階は例えば、垂直ＮＰＮバイポーラトランジスタのベース接触領域１６９と、比較的高いブレイクダウン電圧のＰＭＯＳトランジスタのドレイン接触領域１６４の両方を形成する。
【００６０】
ＢｉＣＤＭＯＳプロセスの他の特徴は、埋め込みツェナーダイオードが、比較的高いブレイクダウン電圧のＣＭＯＳトランジスタが形成されるとき同時に形成されることである。図２５及び図２６に示すように、ブランケットＮ型イオン注入段階は、１６ＶのＮＭＯＳトランジスタの低濃度にドープされたドレイン領域１５４を形成するばかりでなく、ツェナーダイオードのＰ型アノード領域７１Ｆの上のＮ型に低濃度にドープされたツェナー部分１３０Ｆをも形成する。次に、図２９及び図３０の後続のＮ型注入段階では、高濃度にドープされたＮ型ツェナーカソード領域７２Ｆが、１６ＶのＮＭＯＳトランジスタのＮ型ソース領域１５３及びＮ型ドレイン接続領域１５５が形成されるとき同時に形成される。従ってＢｉＣＤＭＯＳプロセスは、マスク段階及びプロセス段階を更に必要とせずに、高電圧ＣＭＯＳトランジスタと同じウエハ上に能率的に、１つの埋め込みツェナーダイオードを提供するか、または複数の整合した埋め込みツェナーダイオードを提供する。
【００６１】
ＢｉＣＤＭＯＳプロセスの他の特徴は、埋め込みツェナーダイオードが欠陥を減少させる特別な方法によって製造されるので、複数のツェナーダイオードが互いに整合することが可能となることである。Ｎ型イオンがＰ＋アノード領域７１Ｆ内に注入された後、活性領域の他の部分の上に配置された酸化膜よりもより薄い埋め込みツェナー領域の上に配置された酸化膜と共にシリコン注入による損傷がアニールされて修復される。このツェナー領域の上の酸化膜の厚さは１０００未満であり、例えば５００　である。更に、低濃度にドープされた領域１３０Ｆと下側のエピタキシャル層との間の境界のブレイクダウン電圧は、高くなければならず、そしてシリコン表面の影響を受けてはならない。従って、図２９及び図３０のＮ＋イオン注入段階の不純物は、シリコン表面下およそ０．４〜０．５μｍに注入される。Ｐ＋アノード領域７１Ｆの深さは３〜４μｍであり、一方ＤＭＯＳトランジスタのＰ−ボディ領域１２２の深さは約１．５μｍである。従って、等しい拡散段階が各領域に所望の深さを与えるように、Ｐ＋アノード領域７１Ｆはより高濃度にドープされ、Ｐ−ボディ領域１２２はより低濃度にドープされている。
【００６２】
補助的な構造
図３４は、絶縁構造の実施例の拡大断面図である。図３２の領域Ｂ内に存在する垂直ＰＮＰバイポーラトランジスタは、図３４の絶縁構造内に配置されている。従って、図３４の絶縁構造を形成する方法は、図１から図３２のＢｉＣＤＭＯＳプロセスに関する説明で述べられている。
【００６３】
図３４の絶縁構造は、Ｎ＋埋め込み層領域２１Ｂ、第１Ｐ＋埋め込み層領域４３Ｂ、第２Ｐ＋埋め込み層領域４４Ｂ、及びＰ−ウェル領域５１Ｂを有する。Ｎ＋埋め込み層領域２１Ｂは、基層とエピタキシャル層との境界１９１から下向きに基層１０内に延出し、かつ上向きにエピタキシャル層４０内に延出している。第１Ｐ＋埋め込み層領域４３Ｂは、Ｎ＋埋め込み層領域２１Ｂの底面から下向きに延出し、Ｐ＋埋め込み層領域４４Ｂは、Ｎ＋埋め込み層領域２１Ｂの上側面から上向きに延出しており、Ｎ＋埋め込み層領域２１Ｂは、上側の埋め込みウェル領域４４Ｂを下側の埋め込みウェル領域４３Ｂから分離している。Ｐ−ウェル領域５１Ｂは、エピタキシャル層４０の上側主面から下向きにエピタキシャル層４０内に延出し、かつＰ＋埋め込みウェル領域４４Ｂに接触している。従って、Ｐ＋埋め込み層領域４４Ｂは埋め込みウェル領域と呼ばれている。
【００６４】
図３４で、フィールド酸化膜１００Ｄ／Ｂ及び１００Ｂ／Ｃとして表されたフィールド酸化膜は、ある実施例では、エピタキシャル層４０の上側主面上に提供される。このフィールド酸化膜は、エピタキシャル層４０の上側主面のＰ−ウェル５１Ｂの境界に沿って配置されており、Ｐ−ウェル領域の上側主面上に活性領域１８０を画定する。Ｐ型フィールド注入領域１８１Ｄ／Ｂ及び１８１Ｂ／Ｃは、フィールド酸化膜がＰ−ウェル領域５１Ｂを覆うフィールド酸化膜１００Ｄ／Ｂ及び１００Ｂ／Ｃの真下に配置されている。同様に、Ｎ型フィールド注入領域１８２Ｄ／Ｂ及び１８２Ｂ／Ｃは、フィールド酸化膜がＰ−ウェル領域の外側のＮ−エピタキシャル層を覆うフィールド酸化膜１００Ｄ／Ｂ及び１００Ｂ／Ｃの真下に配置されている。
【００６５】
従って、Ｐ−ウェル領域４４Ｂは、Ｎ＋埋め込み層領域２１Ｂ及びＮ−エピタキシャル層４０によって下側の基層１０から絶縁されている。従って、この絶縁構造は、トランジスタが位置している半導体材料が基層上の他の構造から電気的に絶縁されたときに、トランジスタ等の電気的な素子が形成される活性領域を、Ｐ−ウェル領域５１Ｂの上に提供する。Ｐ型の領域をＮ型の領域に置き換え、かつＮ型の領域をＰ型に領域に置き換えることによって、Ｎ型基層上にＮ型ウェル領域を提供することができる。
【００６６】
図３５は、図１から図３２の領域Ｂで示された第１垂直バイポーラトランジスタ構造の実施例を示す拡大断面図である。Ｐ型フィールド注入領域１８１Ｄ／Ｂ、１８１Ｂ、及び１８１Ｂ／Ｃは、フィールド酸化膜１００Ｄ／Ｂ、１００Ｂ、及び１００Ｂ／Ｃの下に各々配置されており、下側のＰ−ウェル領域５１Ｂは、Ｐ型の導電型を有する。Ｎ型フィールド注入領域１８２Ｄ／Ｂ、及び１８２Ｂ／Ｃは、フィールド酸化膜１００Ｄ／Ｂ及び１００Ｂ／Ｃの下に配置されており、下側のＮ−エピタキシャル層４０は、Ｎ型の導電型を有する。コレクタ接触領域７１Ｂは、エピタキシャル層の上側主面から、下向きにＰ−ウェル領域５１Ｂ内に延出している。図３５に示された実施例では、Ｐ＋コレクタ接触領域７１Ｂは、フィールド注入領域１８１Ｂよりも、Ｐ−ウェル領域５１Ｂ内に深く延出している。Ｎ−ベース領域１０３は、エピタキシャル層の上側主面から、フィールド酸化膜１００Ｂとフィールド酸化膜１００Ｂ／Ｃとの間のＰ−ウェル５１Ｂ内に下向きに延出している。Ｎ＋ベース接触領域１５９及びエミッタ領域１６８は、ベース領域１０３内に下向きに延出しており、エミッタ領域１６８は、ベース接触領域１５９から横方向に隔てられている。図を明瞭にするために、図３５の構造のエミッタ、ベース、及びコレクタ領域と接触する金属電極は、省略されている。
【００６７】
図３６は、第２垂直バイポーラトランジスタ構造の実施例の断面図である。図１から図３２のＮ＋埋め込み層領域２１Ｃと等しいＮ＋埋め込み層領域１９０は、基層とエピタキシャル層との境界１９１から上向きにエピタキシャル層４０内に延出し、かつ基層１０内に下向きに延出している。Ｎ＋シンカ領域６１Ｃと等しいＮ＋シンカ領域１９２は、エピタキシャル層４０の上側主面から下向きにエピタキシャル層４０内に延出し、Ｎ＋埋め込み層領域１９０と接触している。厚いフィールド酸化膜１９３及び１９４が、エピタキシャル層４０のフィールド領域１９５の上に形成され、エピタキシャル層の活性領域１９６を囲繞している。Ｎ型フィールド注入領域１９７及び１９８が、フィールド酸化膜とＮ−エピタキシャル層との間のフィールド酸化膜１９３及び１９４の下に配置されている。
【００６８】
Ｐ−ベース領域１９９が、活性領域１９６のエピタキシャル層４０の上側主面から、エピタキシャル層４０内に下向きに延出している。このＰ−ベース領域は、図１から図３２に示された製造方法によってＰ−ベース領域１４２Ｃが形成されるとき同時に形成される。低濃度にドープされたＮ−領域１９８は、Ｎ＋シンカ領域１９２とＰ−ベース領域１９９の横方向の延出部との間のエピタキシャル層４０の上側主面に、任意に配置されても良い。この低濃度にドープされたＮ−領域１９８は例えば、図１から図３２の製造方法のＮ−ブランケットイオン注入段階で形成される。
【００６９】
ゲート酸化膜が、活性領域１９６内のエピタキシャル層４０の上側主面上に配置される。このゲート酸化膜は、部分２００と部分２０１とから構成されている。エミッタ接触開口部２０２がゲート酸化部分２００内に形成されており、このゲート酸化膜部分２００はエミッタ接触開口部２０２を囲繞している。ベース開口部２０３は、ゲート酸化膜部分２００を囲繞しており、図３６の断面図では、ベース開口部２０３は、ゲート酸化膜部分２００とフィールド酸化膜部分１９３との間、及びゲート酸化膜部分２００とゲート酸化膜部分２０１との間に配置されている。コレクタ接触開口部２０４は、ゲート酸化膜部分２０１とフィールド酸化膜部分１９４との間に形成されている。
【００７０】
下側のゲート酸化膜部分２００とほぼ同じ形状のポリシリコン層２０５が、ゲート酸化膜部分２００の上に配置されており、ポリシリコン層２０５とゲート酸化膜部分２００とによって、ほぼ垂直な側壁２０６と、もう一方のほぼ垂直な側壁２０７とが、エピタキシャル層の上側主面に向かって下向きに形成される。
【００７１】
Ｎ＋エミッタ領域２０８が、エミッタ開口部２０２の下のエピタキシャル層の上側主面から下向きにベース領域１９９内に延出している。このエミッタ領域２０８もまた、ゲート酸化膜部分に２００の下にある距離に亘って横方向に延在している。ベース接触領域２０９は、ベース接触開口部２０３の下のエピタキシャル層の上側主面からベース領域内に下向きに延出している。このベース接触領域もまた、ゲート酸化膜部分２００の下にある距離に亘って横方向に延在している。図３６に示されているように、ベース領域２０９は横方向の平面内でエミッタ領域２０８を囲繞している。
【００７２】
アルミニウムなどの導電性材料からなるベース電極２１０が、ベース接触開口部２０３を通してベース接触領域２０９と接続している。同様に、コレクタ電極２１１がコレクタ接触開口部２０４を通してＮ＋シンカ領域１９２と接続している。エミッタ電極２１２が、ポリシリコン層２０５の上側主面からエピタキシャル層の上側主面のエミッタ領域２０８へ下向きに延出することによって、エミッタ接触開口部２０２を通してエミッタ領域２０８と接続している。絶縁層２１３及び２１４が少なくとも部分的にポリシリコン層２０５とベース接触電極２１０との間に配置され、ベース電極２１０をエミッタ電極２１２から絶縁している。図１から図３１のプロセスに基づいて製造された図３６の構造では、ポリシリコン層２０５は、ポリシリコンゲート１１０Ａ、１１０Ｅ、１１０Ｇ、１００Ｈ、及び１１０Ｄが形成されるとき同時に形成される。続いてＮ＋不純物がベース領域１９９内に注入され、自己整合ベースエミッタ領域２０８を形成し、Ｐ＋不純物がベース領域内に注入され、自己整合ベース接触領域２０９を形成する。ゲート酸化膜２００が、エミッタ領域２０８の境界とベース接触領域２０９の境界とを画定する注入マスクのほぼ垂直な境界の一部を画定する場合と画定しない場合とがある。ゲート酸化膜２００が注入マスクの一部を形成しない場合、注入マスクの境界は、パターンされたポリシリコン層２０５の境界のみによって形成される。図３６の垂直バイポーラトランジスタの製造方法によって、ポリシリコン層２０５の幅を、使用されるプロセスのための最小のライン幅Ｗにすることが可能になる。従って、自己整合ベース接触領域２０９と自己整合エミッタ領域２０８との間の距離が最小となる。ベース接触領域及びエミッタ領域が横方向に拡散する距離を制御することによって、ベース接触領域とエミッタ領域との間の距離を、繰り返し可能にかつ制御可能に最小のライン幅Ｗよりも更に短くすることができる。従って、図３６の構造により、ベース接触領域とエミッタ領域との間の繰り返し可能かつ調整可能な最小の距離を実現することができ、図３６の構造によって、ベースエミッタ間の抵抗と、バイポーラトランジスタを原因とする静電容量とを最小にできる。こうして、高いカットオフ周波数の高周波トランジスタが実現される。
【００７３】
図３７は、第３の垂直バイポーラトランジスタ構造の実施例の断面図である。図３４の絶縁構造と同様の絶縁構造には、Ｐ＋埋め込み層領域２１１ＡをＰ＋埋め込みウェル領域２１２Ａから分離するＮ＋埋め込み層領域２１０Ａが含まれている。Ｐ−ウェル領域２１３Ａがエピタキシャル層４０の上側主面から下向きに延出し、Ｐ＋埋め込みウェル領域２１２の上側主面と接触している。Ｎ−エピタキシャル層４０のＮ型半導体材料がフィールド酸化膜２１５及び２１６の下に存在している、Ｎフィールド注入領域２１４Ａ及び２１４Ｂが、フィールド酸化膜２１５及び２１６の下に存在している。Ｐ−ウェル領域２１３ＡのＰ型半導体材料がフィールド酸化膜２１５及び２１６の下に存在する、Ｐフィールド注入領域２１７及び２１８が、フィールド酸化膜２１５及び２１６の下に存在している。図３７の垂直バイポーラトランジスタでは、フィールド酸化膜２１９及び２２０が、Ｐ−ウェル領域２１３Ａの上側主面にエミッタ開口部２２１を形成する。Ｎ−ベース領域２２２が開口部２２１を通してＰ−ウェル領域２１３Ａ内に形成される。次に、Ｐ＋型エミッタ領域２２３が、同じ開口部２２１を通してＮ−ベース領域２２２の上側部分内に形成される。Ｎ−ベース領域２２２は例えば、図２５及び図２６に示されたＮ−ブランケットイオン注入段階の間に注入された注入領域である。Ｐ＋エミッタ領域は例えば、図３１及び図３２に示されたＰ＋イオン注入段階で形成される。
【００７４】
酸化膜２１９及び２２０の下のＮ型注入領域２２４及び２２５は、Ｎ−ベース領域２２２と横方向に露出したＮベース接触領域２２６との横方向の接触を形成する。Ｎ型注入領域２２４及び２２５は例えば、Ｎ型フィールド注入領域２１４Ａ及び２１４Ｂが注入されるとき同時に注入される。Ｎ＋ベース接触領域２２６は例えば、図２９及び図３０のＮ＋イオン注入段階のフィールド酸化膜内の開口部２２７を通して注入される。横方向に露出したＰ＋コレクタ接触領域２２８がＰ−ウェル領域２１３Ａ内に形成され、Ｐ−ウェル領域２１３Ａはバイポーラトランジスタのコレクタとして働き、コレクタ接触領域２２８は、バイポーラトランジスタのコレクタ接触領域として働く。Ｐ＋コレクタ接触領域２２８例えば、Ｐ＋エミッタ領域２２３が形成されるプロセス過程と等しいプロセス過程で形成される。従って、Ｐ＋エミッタ領域２２３及びＮ−ベース領域２２２は、開口部２２１と自己整合し、Ｎ＋ベース接触領域２２６は、開口部２２７と自己整合する。図を明瞭にするために、エミッタ電極、ベース電極、及びコレクタ電極は、図示されていない。
【００７５】
図３８は、ラテラルＤＭＯＳトランジスタ構造の第１実施例の断面図である。上側主面を有するＮ−エピタキシャル層４０が、基層１０の上に配置されている。Ｐ−ウェル領域２３０は、エピタキシャル層の上側主面からエピタキシャル層４０内へ下向きに延出している。フィールド酸化膜部分２３１及び２３２、及びフィールド酸化膜部分２３３からなるフィールド酸化膜が、エピタキシャル層４０の上側主面上に配置されている。フィールド酸化膜部分２３１及び２３３が活性領域２３４を画定している。フィールド酸化膜部分２３１及び２３３がウェル領域２３０のＰ−型シリコンを覆う、Ｐ型フィールド注入領域２３５及び２３６が、フィールド酸化膜部分２３１及び２３３の下に配置されている。同様に、フィールド酸化膜部分２３１及び２３３がエピタキシャル層のＮ−型シリコンを覆う、Ｎ型フィールド注入領域２３７及び２３８が、フィールド酸化膜部分２３１及び２３３の下に配置されている。
【００７６】
ここではＰ−ボディ領域であるボディ領域２３９が、活性領域内のエピタキシャル層の上側主面から、ウェル領域２３０内へ下向きに延出している。ここではＮ型ドレイン接触領域であるドレイン接触領域２４０もまた、活性領域内のエピタキシャル層の上側主面から、ウェル領域２３０内へ下向きに延出している。ボディ領域２３９がウェル領域２３０内に配置され、ドレイン接触領域２４０から横方向に隔てられている。ウェル領域２３０のドリフト領域部分２４１が、ボディ領域２３９と低濃度にドープされたドレイン注入領域２４２との間に配置されている。低濃度にドープされたドレイン注入領域２４２が、ドリフト領域２４１とドレイン接触領域２４０との間に配置され、低濃度にドープされたドレイン注入領域２４２がドレイン接触領域２４０と接触している。ここではＮ型注入領域である低濃度にドープされたドレイン注入領域２４２が、活性領域内のフィールド酸化膜部分２３２の下に配置されている。
【００７７】
ここではＮ＋ソース領域であるソース領域２４３が、ボディ領域２３９の中に配置され、ソース領域２４３がエピタキシャル層の上側主面からボディ領域２３９内に延出している。ボディ領域２３９のチャネル部分２５２が、ソース領域２４３をドリフト領域２４１から分離している。ここではＰ＋ソース接触領域であるソース接触領域２４４が、エピタキシャル層の上側主面からボディ領域２３９内に延出し、ソース接触領域２４４がソース領域２４３と接触している。
【００７８】
ゲート酸化膜２４５が、フィールド酸化膜２３２が配置されていない活性領域２３４内のエピタキシャル層４０に上側主面上に配置されている。２つの開口部２４６及び２４７がゲート酸化膜２４５内に形成されている。開口部２４６は、ソース接触領域２４４の少なくとも一部の上とソース領域２４３の少なくとも一部の上とに配置されている。開口部２４７は、少なくともドレイン接触領域２４０の一部の上に配置されている。ポリシリコンゲート層２４８が、ゲート酸化膜２４５及びフィールド酸化膜部分２３２の上に配置され、ソース領域２４３の上の一部から、ボディ領域２３９の上、チャネル部分２５２の上、ドリフト領域２４１の上、及びフィールド酸化膜部分２３２の一部の上まで延在している。ホウ燐ケイ酸ガラス（ＢＰＳＧ）のような絶縁材料から形成された絶縁層２４９が、ポリシリコンゲート層２４８の上に配置され、ゲート酸化膜２４５内の開口部２４６の上から、ソース領域２４３の上のゲート酸化膜２４５の上、ポリシリコンゲート層２４８の上、フィールド酸化膜部分２３２の上、及び開口部２４７まで延在している。アルミニウムなどの導電性材料からなるソース電極２５０が、開口部２４６を通してソース接触領域２４４及びソース領域２４３と接触している。同様の導電性材料からなるドレイン電極２５１は、開口部２４７を通してドレイン接触領域２４０と接触している。ゲート電極は、ポリシリコンゲート層２４８と接触している。図３８ではこれらの電極は図を明瞭にするために省略されている。
【００７９】
動作時には、ポリシリコンゲート層２４８に加えられた電圧が、ソース領域２４３とドリフト領域２４１との間のボディ領域２３９のチャネル領域２５２内にチャネルを形成する。従って、電流がソース電極２５０から、ソース領域２４３、チャネル領域２５２内のチャネル、ドリフト領域２４１、フィールド注入領域２４２、及びドレイン接触領域２４０を通って、ドレイン電極２５１へ流れる。電流はまた、ドレイン電極からソース電極へ反対方向に流れても良い。
【００８０】
従って、図３８の構造では、フィールド酸化膜部分２３２の下に配置されたフィールド注入領域２４２は、低濃度にドープされたドレイン領域として用いられている。低濃度にドープされたフィールド注入領域２４２は、Ｎ型フィールド注入領域２３８が形成されるときに形成される。Ｎ型フィールド注入領域は例えば、図１５及び図１６に示すようにＮ型フィールド注入領域が形成されるとき同時に形成される。ボディ領域２３９は例えば、図２３及び図２４に示すように領域１２２が形成されるとき同時に形成される。領域２４３及び２４０は例えば、図２５と図２６、及び図２９と図３０に示されるようにＮ型領域が形成されるとき同時に形成される。ソース接触領域２４４は例えば、図３１及び図３２に示されるようにＰ＋領域が形成されるとき同時に形成される。図３８の構造は、これまで説明されたＢｉＣＤＭＯＳプロセスを用いて製造されるが、この構造を製造するために他のウエハ製造プロセスを用いることもできる。図３８には、Ｎ型チャネルラテラルＤＭＯＳトランジスタが示されているが、全てのＮ型領域をＰ型領域に変え、全てのＰ型領域をＮ型領域に変えることによって、ＰチャネルラテラルＤＭＯＳトランジスタを実現することもできる。
【００８１】
図３９は、ラテラルＤＭＯＳトランジスタ構造の第２実施例の断面図である。図３９の実施例では、Ｐウェル領域２３０は提供されていない。図３８のＰ−型基層の代わりにＮ型基層が用いられている。図３９に示すように、このＮ型基層は比較的低濃度にドープされたＮ−基板または比較的高濃度にドープされたＮ＋プラス型基板の何れであっても良い。
【００８２】
図４０は、ラテラルＤＭＯＳトランジスタ構造の第３実施例の断面図である。図４０の実施例は、ＰチャネルラテラルＤＭＯＳトランジスタである。Ｎ−型エピタキシャル層がＮ＋型基層の上に配置されている。ソース接触領域は、Ｎ＋型シリコンであり、ソース領域はＰ＋型シリコンであり、ボディ領域はＮ−型シリコンであり、ドレイン領域はエピタキシャル層のＮ−型シリコンであり、低濃度にドープされたドレイン注入領域２４２はＰ型フィールド注入領域である。図４０の実施例では、Ｐ型ドレイン接触領域２４０は、Ｐ型フィールド注入領域２４２の深さを超過するほどには下方向に延出していない。Ｐ型ドレイン接触領域２４０は、下側のＮ−型エピタキシャル層４０に接触していない。Ｐ−領域２３８もまた、Ｐ＋ドレイン接触領域２４０の下に配置され、低濃度にドープされたＰ型フィールド注入領域２４２の下側主面から、Ｎ−型エピタキシャル層４０内へ下向きに延出している。
【００８３】
Ｐ−領域２３８は例えば、図９及び図１０に示されたＰウェル領域５１Ｅ、５１Ｄ、及び５１Ｂが形成されるとき同時に形成される。Ｐ型の低濃度にドープされたドレイン注入領域２４２は例えば、図１７及び図１８に示された他のＰ型フィールド注入段階が実施されるとき同時に形成される。Ｎ型ボディ領域２３９は例えば、図１９及び図２０に示された領域１０３が形成されるとき同時に形成される。Ｎ＋ソース接触領域２４４は例えば、図２９及び図３０に示されたＮ＋注入段階が実施されるとき同時に形成される。Ｐ＋ソース領域２４３及びＰ＋ドレイン接触領域２４０は例えば、図３１及び図３２に示されたＰ＋注入段階が実施されるとき同時に形成される。図４０には、ＰラテラルＤＭＯＳトランジスタが示されているが、全てのＰ型領域をＮ型領域に変え、全てのＮ型領域をＰ型領域に変えることによって、ＮチャネルラテラルＤＭＯＳトランジスタを実現することもできる。これまで説明された構造は、これまで説明されたＢｉＣＤＭＯＳプロセスを用いて製造されたが、他のウエハ製造プロセスを用いてこれらの構造を製造することもできる。
【００８４】
図４１は、ラテラルＤＭＯＳトランジスタ構造の第４実施例の断面図である。ここではＮ−エピタキシャル層であるエピタキシャル層が、基層１０の上に配置されている。Ｐ型埋め込み層２５０Ａ及び２５１Ａが、基層とエピタキシャル層の境界１９１から上向きに延出している。Ｐ型絶縁シンカ領域２５２Ａ及び２５３が、エピタキシャル層内の上側主面から下向きに延出し、Ｐ埋め込み層２５０Ａ及び２５１Ａと接触しており、結合した絶縁シンカ−Ｐ型埋め込み層構造が、エピタキシャル層の他の部分２５５からエピタキシャル層の絶縁された領域２５４の周りに延在している。フィールド酸化膜２５６、２５７、及び２５８が、エピタキシャル層の上側主面の上に配置されている。図４１では、フィールド酸化膜は、Ｐシンカ領域２５２Ａと２５３の外側境界の周りに延在し、活性領域２５８Ａと、活性領域２５８Ａ内に配置された部分２５７とを画定する２つの部分２５６及び２５８を形成している。フィールド酸化膜部分２５６及び２５８が、エピタキシャル層のＮ型シリコンを覆う、Ｎ型フィールド注入領域２５９及び２６１は、フィールド酸化膜部分２５６及び２５８の下に配置されている。同様に、フィールド酸化膜部分２５７が、活性領域内の絶縁された領域２５４のＮ型シリコンを覆う、Ｎ型フィールド注入領域２６０は、フィールド酸化膜部分２５７の下に配置されている。
【００８５】
埋め込み層領域２１Ｃと等しいＮ＋型埋め込み層領域２６２と、シンカ領域６１Ｃと等しいＮ＋シンカ領域２６３が、絶縁領域２５４内に配置されている。Ｎ＋ドレイン接触領域２６４は、シンカ領域２６３の上の絶縁領域２５４の上側主面に配置され、低濃度にドープされたドレイン領域２６５もまた、絶縁領域２５４の上側主面に配置され、かつドリフト領域２５４Ａとドレイン接触領域２６４との間に配置されている。Ｐ型シリコンボディ領域２６６は、絶縁領域２５４の上側主面から絶縁領域２５４内へ下向きに延出して、絶縁領域２５４内に配置されている。Ｎ＋ソース領域２６７は、Ｐボディ領域２６６の上側主面から、Ｐボディ領域２６６内へ下向きに延出し、Ｐボディ領域２６６のチャネル領域２６８が、ソース領域２６７をドリフト領域２５４Ａから分離している。Ｐ＋ボディ接触領域２６９もまた、少なくともその一部がＰボディ領域２６６内に配置されており、かつボディ領域２６６の上側主面からボディ領域２６６内へ下向きに延出すると共に、Ｎ＋ソース領域２６７と接触している。図４１に示された実施例では、Ｐ＋ボディ接触領域２６９は、Ｐボディ領域２６６からＰシンカ領域２５３内へ延出している。同様に、Ｐボディ領域２６６はＰシンカ領域２５３に接触している。
【００８６】
部分２７０、２７２、及び２７１からなる薄いゲート酸化膜が、活性領域２５８内のエピタキシャル層の上側主面の上に配置されている。ゲート酸化膜部分２７０及び２７２が、Ｐシンカ領域２５２及び２５３の上側主面上に配置されている。部分２７１は、Ｎ＋ソース領域２６７の上の位置から、Ｐボディ領域２６６のチャネル領域２６８の上、ドリフト領域２５４Ａの上、低濃度にドープされたドレイン領域２６５の上、及びドレイン接触領域２６４の一部の上に延在している。ポリシリコンゲート層２７３が、ゲート酸化膜部分２７１の上に配置されており、ポリシリコンゲート層２７３が、Ｎ＋ソース領域２６７の位置から、チャネル領域２６８の上、ドリフト領域２５４Ａの上、及び低濃度にドープされたＮ−型ドレイン領域２６５の上に延在している。ＢＰＳＧのような絶縁材料の厚い絶縁層の第１部分２７４及び２７６は、フィールド酸化膜部分２５６及び２５８の上、シンカ領域２５２及び２５３の上のゲート酸化膜の上、及びフィールド酸化膜２５７の上に延在している。厚い絶縁層の第２部分２７５は、ポリシリコンゲート層２７３の上、及びゲート酸化膜部分２７１の上に延在している。その結果、Ｐ＋ボディ接触領域２６９とＮ＋ソース領域２６７との上に形成された開口部２７７と、Ｎ＋ドレイン接触領域２６４の上に形成された開口部２７８とがゲート酸化膜及び厚い酸化膜層の中に形成される。
【００８７】
アルミニウムなどの導電性材料によって形成されたソース電極２７９は、厚い絶縁層部分２７６の上に延在し、かつ開口部２７７を通してＰ＋ソース接触領域２６９及びＮ＋ソース領域２６７と接触している。同様に、絶縁材料からなるドレイン電極２８０は、厚い絶縁層部分２７４の上に延在し、開口部２７８を通してＮ＋ドレイン接触領域２６４と接触している。ゲート電極は、ポリシリコンゲート層２７３と接続されるが、そのゲート電極は図４１には図示されていない。動作中には、図４１のラテラルＤＭＯＳ構造は、ソース領域２６７とドレイン接触領域２６４との間の電流を制御するように動作する。ポリシリコンゲート層２７３に加えられた電圧が、Ｐボディ領域２６６のチャネル領域２６８内にチャネルを形成する。電流が、ソース電極２７９から、Ｎ＋ソース領域２６７、Ｐボディ領域２６６のチャネル領域２６８内のチャネル、ドリフト領域２５４Ａ、低濃度にドープされたドレイン領域２６５、Ｎ＋ドレイン接触領域２６４を通って、ドレイン電極２８０へ流れる。電流はまた、ドレイン電極２８０からソース電極２７９へ逆向きに流れることも可能である。その上側主面２８１が、ある横方向の距離に亘って、低濃度にドープされたドレイン領域２６５とドレイン接触領域２６４との下側面２８２にほぼ並行に延在する、Ｎ＋埋め込み層２６２は、トランジスタがターンオンし導通状態のとき、ドレイン抵抗を減少するように作用する。図４１の構造では、Ｐ＋ボディ接触領域２６９は、シンカ領域２５３及び埋め込み層領域２５１を通して、ソース領域２６７を基層１０に電気的に接続する。そのため、幾つかの実施例では、ソース電極２７９と開口部２７７は提供されていない。これらの実施例では、Ｎ＋ソース領域の電圧は、基層の電圧とほぼ等しく保たれる。
【００８８】
図４２は、ラテラルＤＭＯＳトランジスタ構造の第５実施例の断面図である。図４２の構造は、図４１の構造と等しいが、Ｐボディ接触領域２６９は、Ｐボディ領域２６６外に延出せず、かつシンカ領域２５３と接触しない。Ｐ＋ボディ接触領域２６９は、Ｎ＋ソース領域２６７と接触していないが、しかしＰ＋ボディ接触領域２６９は、その全体がＰボディ領域２６６内に配置されている。ある実施例では、フィールド酸化物領域３００が、シンカ領域２５３とＰボディ領域２６６との間の絶縁領域２５４の上側主面上に配置されている。Ｎ型フィールド注入領域３０１は、フィールド酸化物領域３００の下に配置され、ＢＰＳＧのような絶縁材料からなる厚い絶縁層３０２は、フィールド酸化物領域３００の上に配置されている。従って、ソース電極２７７は、Ｐ＋ボディ接触領域２６９、シンカ領域２５３、及びＰ埋め込み層２５１を通して、Ｐ基層１０と接触することはない。従って、基層１０とソース電極２７７とは異なった電位に保たれている。ある実施例では、電気的なアクセスがシンカ領域２５３に加えられる。これらの実施例では、基層電極３０３はＢＰＳＧ層２７６の上に延在し、かつゲート酸化膜、及びフィールド酸化膜部分２５８とフィールド酸化膜部分３００との間のＢＰＳＧ層内の開口部３０４を通してシンカ領域２５３の上側主面に接触する。
【００８９】
図４１及び図４２の構造は例えば、これまで説明されたＢｉＣＤＭＯＳプロセスによって製造される。シンカ領域２５２及び２５３は例えば、図９及び図１０に示されたウェル領域５１Ｂが形成されるとき同時に形成される。Ｐ埋め込み層領域２５０及び２５１は例えば、図７及び図８に示された領域４４Ｂが形成されるとき同時に形成される。Ｎ＋埋め込み層領域２６２は例えば、図７及び図８に示された領域２１Ｃが形成されるとき同時に形成される。Ｎ＋領域２６３は例えば、図１１及び図１２に示された領域６１Ｃが形成されるとき同時に形成される。フィールド酸化膜２５６、２５７、２５８は例えば、図１９及び図２０に示されたフィールド酸化膜１００Ｄ／Ｂ、１００Ｂ、及び１００Ｂ／Ｃが形成されるとき同時に形成される。Ｎ型フィールド注入領域２５９、２６０、２６１は例えば、図１５及び図１６に示されたＮ型フィールド領域が形成されるとき同時に形成される。ポリシリコンゲート層２７３は例えば、図２１及び図２２に示されたポリシリコン層１００Ａが形成されるとき同時に形成される。Ｐボディ領域２６６は例えば、図２３及び図２４に示された領域１２２が形成されるとき同時に形成される。低濃度にドープされたＮドレイン領域２５６は例えば、図２５及び図２６に示された領域１５４が形成されるとき同時に形成される。Ｎ＋領域２６４及び２６７は例えば、図２７及び図２８に示された領域１５５が形成されるとき同時に形成される。Ｐ＋ボディ接触領域２６９は例えば、図３１及び図３２に示された領域１６９が形成されるとき同時に形成される。図４１にはＮチャネルラテラルＤＭＯＳトランジスタ構造が示されているが、全てのＰ型構造をＮ型構造に置き換え、全てのＮ型構造をＰ型構造に置き換えることによって、ＰチャネルラテラルＤＭＯＳトランジスタを実現することもできる。本発明は、これまで説明されたＢｉＣＤＭＯＳプロセスの実施例及び種々の構造に関して説明されたが、これらの説明は本発明の限定を意図するものではない。上述されたＮ型シリコン領域をＰ型シリコン領域に変え、Ｐ型シリコン領域をＮ型シリコン領域に変えることもできる。更に、上述されたプロセスを実施するため及び開示された構造を製造するために、特別な製造用プロセス器具を必要としない。種々のプロセス変数の範囲は単なる例示にすぎない。本発明の技術的視点を逸脱することなしに、種々のプロセス段階を省略するか、または他の半導体プロセス段階と結合することも可能である。従って、これまで説明されなかった他の実施例と、変形及び変更とが、特許請求の範囲によって規定される技術的視点内に於て、本発明の技術的視点を逸脱することなしに実施することができる。
【００９０】
【発明の効果】
上述したように本発明によれば、ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現する製造方法が提供される。
【図面の簡単な説明】
【図１】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第１段階を例示したウエハの断面図。
【図２】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第１段階を例示したウエハの断面図。
【図３】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第２段階を例示したウエハの断面図。
【図４】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第２段階を例示したウエハの断面図。
【図５】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第３段階を例示したウエハの断面図。
【図６】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第３段階を例示したウエハの断面図。
【図７】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第４段階を例示したウエハの断面図。
【図８】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第４段階を例示したウエハの断面図。
【図９】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第５段階を例示したウエハの断面図。
【図１０】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第５段階を例示したウエハの断面図。
【図１１】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第６段階を例示したウエハの断面図。
【図１２】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第６段階を例示したウエハの断面図。
【図１３】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第７段階を例示したウエハの断面図。
【図１４】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第７段階を例示したウエハの断面図。
【図１５】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第８段階を例示したウエハの断面図。
【図１６】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第８段階を例示したウエハの断面図。
【図１７】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第９段階を例示したウエハの断面図。
【図１８】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第９段階を例示したウエハの断面図。
【図１９】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第１０段階を例示したウエハの断面図。
【図２０】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第１０段階を例示したウエハの断面図。
【図２１】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第１１段階を例示したウエハの断面図。
【図２２】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第１１段階を例示したウエハの断面図。
【図２３】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第１２段階を例示したウエハの断面図。
【図２４】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第１２段階を例示したウエハの断面図。
【図２５】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第１３段階を例示したウエハの断面図。
【図２６】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第１３段階を例示したウエハの断面図。
【図２７】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第１４段階を例示したウエハの断面図。
【図２８】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第１４段階を例示したウエハの断面図。
【図２９】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第１５段階を例示したウエハの断面図。
【図３０】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第１５段階を例示したウエハの断面図。
【図３１】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第１６段階を例示したウエハの断面図。
【図３２】本発明に基づくＢｉＣＤＭＯＳプロセスの実施例に基づく第１６段階を例示したウエハの断面図。
【図３３】本発明に基づく薄型フィルム抵抗の実施例の断面図。
【図３４】本発明に基づく絶縁構造の実施例の断面図である。
【図３５】本発明の基づく第１垂直バイポーラトランジスタの実施例の断面図。
【図３６】本発明に基づく第２垂直バイポーラトランジスタ構造の実施例の断面図。
【図３７】本発明に基づく第３垂直バイポーラトランジスタ構造の実施例の断面図。
【図３８】本発明に基づく第１ラテラルＤＭＯＳ構造の実施例の断面図。
【図３９】本発明に基づく第２ラテラルＤＭＯＳ構造の実施例の断面図。
【図４０】本発明に基づく第３ラテラルＤＭＯＳ構造の実施例の断面図。
【図４１】本発明に基づく第４ラテラルＤＭＯＳ構造の実施例の断面図。
【図４２】本発明に基づく第５ラテラルＤＭＯＳ構造の実施例の断面図。
【符号の説明】
１０　基層
１０Ａ　ＤＭＯＳ領域
１０Ｂ　垂直ＰＮＰバイポーラ領域
１０Ｃ　垂直ＮＰＮバイポーラ領域
１０Ｄ　比較的低電圧のＮＭＯＳ領域
１０Ｅ　比較的高電圧のＮＭＯＳ領域
１０Ｆ　埋め込みツェナー領域
１０Ｇ　比較的高電圧のＰＭＯＳ領域
１０Ｈ　比較的低電圧のＰＭＯＳ領域
１１　基層１０の上側主面
１２　最初の酸化膜
１２Ａ、１２Ｂ、１２Ｃ　開口部
２１Ａ、２１Ｂ、２１Ｃ　Ｎ＋埋め込み層領域
２２Ａ、２２Ｂ、２２Ｃ　薄い酸化膜
３０　フォトレジスト層
３０Ｂ、３０Ｄ　開口部
４０　エピタキシャル酸化膜
４１　エピタキシャル層４２の上側主面
４２　エピタキシャル層
４３Ｂ、４４Ｂ　Ｐ＋領域
４３Ｄ　Ｐ＋埋め込み層領域
５２Ｂ、５２Ｄ、５２Ｅ　開口部
５１Ｂ、５１Ｄ、５１Ｅ　Ｐ−ウェル領域
６０Ａ、６０Ｃ　開口部
６１Ａ、６１Ｃ　Ｎ＋シンカ領域
７０Ｂ、７０Ｆ　開口部
７１Ｂ　Ｐ＋コレクタ接触領域
７１Ｆ　Ｐ＋埋め込みツェナーアノード領域
８０　ベース酸化膜
８１　シリコン窒化膜
８２　低温度酸化膜（ＬＴＯ）
８３Ａ〜８３Ｈ　活性エリアマスク領域
９０　フォトレジスト層
９１Ｂ、９１Ｄ、９１Ｅ　開口部
１００Ｂ　フィールド酸化領域
１００Ｆ／Ａ　フィールド酸化膜
１００Ａ／Ｅ　フィールド酸化膜
１００Ｅ／Ｇ　フィールド酸化膜
１００Ｇ／Ｈ　フィールド酸化膜
１００Ｈ／Ｄ　フィールド酸化膜
１００Ｄ／Ｂ　フィールド酸化膜
１００Ｂ／Ｃ　フィールド酸化膜
１０１　フォトレジスト層
１０２Ｂ　開口部
１０３　ベース領域
１１０Ａ　ポリシリコンゲート
１１０Ｄ　ポリシリコンゲート
１１０Ｅ　ポリシリコンゲート
１１０Ｇ　ポリシリコンゲート
１１０Ｈ　ポリシリコンゲート
１２０　フォトレジスト層
１２１Ａ　開口部
１２１Ｆ　開口部
１２２　Ｐ−ボディ領域
１３０Ｆ　ツェナー部分
１４０　フォトレジスト層
１４１Ｃ、１４１Ｇ　開口部
１４２Ｃ　Ｐ−ベース領域
１４２Ｇ　ドレイン領域
１５０　フォトレジスト層
１５１Ａ１　開口部
１５１Ａ２　開口部
１５１Ｂ　開口部
１５１Ｃ１　開口部
１５１Ｃ２　開口部
１５１Ｄ　開口部
１５１Ｅ１　開口部
１５１Ｅ２　開口部
１５１Ｆ　開口部
１５２　Ｎ＋ソース領域
１５３　ソース領域
１５４　ドレイン領域
１５５　ドレイン接触領域
１５６　チャネル領域
１５７　ソース領域
１５８　ドレイン領域
１５９　ベース接触領域
１６０　フォトレジスト層
１６１Ａ１　開口部
１６１Ａ２　開口部
１６１Ｂ１　開口部
１６１Ｂ２　開口部
１６１Ｃ　開口部
１６１Ｇ１　開口部
１６１Ｇ２　開口部
１６１Ｈ　開口部
１６２　Ｐ＋ボディ接触領域
１６３　ソース領域
１６４　ドレイン接触領域
１６５　ドリフト領域
１６６　ソース領域
１６７　ドレイン領域
１６８　エミッタ領域
１６９　ベース接触領域
１７０　エミッタ領域
１７０Ａ　ＢＰＳＧ層
１７１　抵抗性Ｓｉ−Ｃｒ領域
１７２Ａ　Ｔｉ−Ｗ層
１７２Ｂ　Ｔｉ−Ｗ層
１７３Ａ　アルミニウム接続層
１７３Ｂ　アルミニウム接続層
１８０　活性領域
１８１Ｂ　Ｐ型フィールド注入領域
１８１Ｂ／Ｃ　Ｐ型フィールド注入領域
１８１Ｄ／Ｂ　Ｐ型フィールド注入領域
１８２Ｂ／Ｃ　Ｎ型フィールド注入領域
１８２Ｄ／Ｂ　Ｎ型フィールド注入領域
１９０　Ｎ＋埋め込み層領域
１９１　基層とエピタキシャル層との境界
１９２　Ｎ＋シンカ領域
１９３、１９４　厚いフィールド酸化膜
１９５　フィールド領域
１９６　活性領域
１９７、１９８　Ｎ型フィールド注入領域
１９９　Ｐ−ベース領域
２００、２０１　ゲート酸化膜部分
２０２　エミッタ接触開口部
２０３　ベース開口部
２０４　コレクタ接触開口部
２０５　ポリシリコン層
２０６、２０７　ほぼ垂直な側壁
２０８　Ｎ＋エミッタ領域
２０９　ベース接触領域
２１０　ベース電極
２１０Ａ　Ｎ＋埋め込み層領域
２１１　コレクタ電極
２１１Ａ　Ｐ＋埋め込み層領域
２１２　エミッタ電極
２１２Ａ　Ｐ＋埋め込みウェル領域
２１３　絶縁層
２１３Ａ　Ｐ−ウェル領域
２１４　絶縁層
２１４Ａ、２１４Ｂ　Ｎフィールド注入領域
２１５、２１６　フィールド酸化膜
２１７、２１８　Ｐフィールド注入領域
２１９、２２０　フィールド酸化膜
２２１　エミッタ開口部
２２２　Ｎ−ベース領域
２２３　Ｐ＋型エミッタ領域
２２４、２２５　Ｎ型注入領域
２２６　Ｎベース接触領域
２２７　開口部
２２８　Ｐ＋コレクタ接触領域
２３０　Ｐ−ウェル領域
２３１、２３２、２３３　フィールド酸化膜部分
２３４　活性領域
２３５、２３６　Ｐ型フィールド注入領域
２３７、２３８　Ｎ型フィールド注入領域
２３９　ボディ領域
２４０　ドレイン接触領域
２４１　ドリフト領域部分
２４２　フィ−ルド注入領域
２４３　ソース領域
２４４　ソース接触領域
２４５　ゲート酸化膜
２４６、２４７　開口部
２４８　ポリシリコンゲート層
２４９　絶縁層
２５０　ソース電極
２５１　ドレイン電極
２５２　チャネル部分
２４６、２４７　開口部
２４８　ポリシリコンゲート層
２４９　絶縁層
２５０　ソース電極
２５０Ａ　Ｐ型埋め込み層
２５１　ドレイン電極
２５１Ａ　Ｐ型埋め込み層
２５２　チャネル領域
２５２Ａ　Ｐ型絶縁シンカ領域
２５３　Ｐ型絶縁シンカ領域
２５４　エピタキシャル層の絶縁された領域
２５４Ａ　ドリフト領域
２５５　エピタキシャル層の他の部分
２５６、２５７、２５８　フィールド酸化膜
２５８Ａ　活性領域
２５９、２６０、２６１　Ｎ型フィールド注入領域
２６２　Ｎ＋型埋め込み層領域
２６３　Ｎ＋シンカ領域
２６４　Ｎ＋ドレイン接触領域
２６５　低濃度にドープされたドレイン領域
２６６　Ｐ型シリコンボディ領域
２６７　Ｎ＋ソース領域
２６８　チャネル領域
２６９　Ｐ＋ボディ接触領域
２７０、２７１、２７２　薄いゲート酸化膜部分
２７３　ポリシリコンゲート層
２７４　厚い絶縁層の第１部分
２７５　厚い絶縁層の第２部分
２７６　厚い絶縁層の第１部分
２７７、２７８　開口部
２７９　ソース電極
２８０　ドレイン電極
２８１　Ｎ＋型埋め込み層の上側主面
２８２　ドレイン領域２６５とドレイン接触領域２６４の下側面
３００　フィールド酸化物領域
３０１　Ｎ型フィールド注入領域
３０２　厚い絶縁層
３０３　基層電極
３０４　開口部

Claims (40)

  1. 第１導電型の半導体材料からなる基層の上に絶縁構造を形成する半導体回路構造の製造方法であって、
    前記第１導電型とは相異なる第２導電型の不純物を、前記基層の上側主面上の第１領域にドープする過程と、
    前記第１領域よりも小さくかつ前記第１領域内に配置された前記基層の前記上側主面の第２領域に、前記第１導電型の不純物をドープする過程と、
    主面を備えた前記第２導電型の半導体材料からなるエピタキシャル層を前記基層の前記上側主面の上に形成する過程と、
    前記第２領域にドープされた前記第１導電型の前記不純物によって形成された埋め込みウェル領域と接触する下側面を備え、かつ少なくともその一部が前記第１領域の上に配置されたウェル領域を、少なくとも概ね８μｍの厚さを有する前記エピタキシャル層の前記上側主面から前記エピタキシャル層内に延出させる過程とを有することを特徴とする半導体回路構造の製造方法。
  2. 前記第２領域を前記第１導電型の不純物でドープする前記過程の前に、前記第１領域をドープした前記第２導電型の前記不純物を、前記基層内に下向きに拡散する過程を更に有することを特徴とする請求項１に記載の半導体回路構造の製造方法。
  3. 半導体回路構造であって、
    第１導電型の半導体材料からなる基層と、
    前記基層の上に配置され、かつ主面を備えた前記第１導電型とは相異なる第２導電型の半導体材料からなるエピタキシャル層と、
    前記基層内に下向きに延出し、かつ前記エピタキシャル層内に上向きに延出し、かつ前記エピタキシャル層の前記上側主面の下に配置された上側主面を備えた前記第２導電型の半導体材料からなるコレクタ埋め込み領域と、
    前記エピタキシャル層の前記上側主面から前記エピタキシャル層内に下向きに延出し、かつ前記コレクタ埋め込み領域と接触し、前記コレクタ埋め込み領域と協働して前記エピタキシャル層のコレクタ部分を、前記エピタキシャル層の他の部分及び前記基層から分離する前記第２導電型の半導体材料からなるコレクタシンカ領域と、
    前記エピタキシャル層の前記コレクタ部分内に配置され、かつ前記エピタキシャル層の前記上側主面から前記エピタキシャル層の前記コレクタ部分内に下向きに延出した前記第１導電型の半導体材料からなるベース領域と、
    前記エピタキシャル層の前記上側主面の上に配置されたポリシリコン層と、
    前記ベース領域内に配置され、かつ前記ポリシリコン層の第１エッジと自己整合したエッジを備えた前記第１の半導体材料からなるベース接触領域と、
    前記ベース領域内に配置され、かつ前記ポリシリコン層の第２エッジと自己整合したエッジを備えた前記第２導電型の半導体材料からなるエミッタ領域とを有することを特徴とする半導体回路構造。
  4. 少なくともその一部が前記ポリシリコン層の上に配置され、かつ前記エミッタ領域の上に延在し、かつ前記エピタキシャル層の前記上側主面で前記エミッタ領域と接触する金属層を更に有することを特徴とする請求項３に記載の半導体回路構造。
  5. 半導体回路構造の製造方法であって、
    第１導電型の半導体材料からなるエピタキシャル層内の上側主面から、前記エピタキシャル層内に、前記第１導電型とは相異なる第２導電型の半導体材料からなるベース領域を延出させる過程と、
    酸化層によって前記ベース領域から隔てられたポリシリコン層の少なくとも一部を、前記ベース領域の上に形成する過程と、
    前記ポリシリコン層の第１エッジと自己整合したベース接触領域を、前記ベース領域内に注入する過程と、
    前記ポリシリコン層の第２エッジと自己整合し、かつ前記ベース接触領域から横方向に隔てられたエミッタ領域を、前記ベース領域内に注入する過程とを有することを特徴とする半導体回路構造の製造方法。
  6. 前記基層の上に配置された前記エピタキシャル層の他の部分から前記エピタキシャル層のコレクタ部分を分離するために、前記第１導電型の半導体材料からなるコレクタ埋め込み領域とコレクタシンカ領域とを前記エピタキシャル層内に提供する過程を更に有し、
    前記エピタキシャル層内にベース領域を延出させる前記過程が、前記エピタキシャル層の前記コレクタ部分内に前記ベース領域を延出させることを特徴とする請求項５に記載の半導体回路構造の製造方法。
  7. 前記エミッタ領域の上に延在し、かつ前記エミッタ領域と接触する金属層を、前記ポリシリコン層の少なくとも一部の上に堆積する過程を更に有することを特徴とする請求項６に記載の半導体回路構造の製造方法。
  8. トランジスタを含む半導体回路構造であって、
    第１導電型の半導体材料からなる基層と、
    前記基層の上に配置され、かつ上側主面を備えた前記第１導電型とは相異なる第２導電型の半導体材料からなるエピタキシャル層と、
    前記基層内に下向きに延出し、かつ前記エピタキシャル層内に上向きに延出し、かつ前記エピタキシャル層の前記上側主面の下に配置された上側主面を備えた前記第２導電型の半導体材料からなる埋め込み絶縁領域と、
    前記エピタキシャル層内のみに配置され、かつ前記基層から分離されかつ電気的に絶縁されるべく前記埋め込み絶縁層の前記上側主面から上向きに延出し、かつ上側主面を備えた前記第１導電型の半導体材料からなる埋め込みウェル領域と、
    前記エピタキシャル層内に配置され、かつ前記エピタキシャル層の前記上側主面から前記エピタキシャル層内に下向きに延出し、かつ前記基層から分離されかつ電気的に絶縁されるべく前記埋め込みウェル領域の前記上側主面に接触する下側主面を備えた前記第１導電型の半導体材料からなるウェル領域とを有し、
    前記トランジスタが前記エピタキシャル層の前記上側主面の前記ウェル領域内に形成され、
    前記エピタキシャル層の前記上側主面の互いに隔てられて配置された第１、第２、第３表面領域の間の前記ウェル領域の上に配置されたフィールド酸化膜と、
    前記第１表面領域の前記エピタキシャル層の前記上側主面から、前記ウェル領域内に下向きに延出した前記第１導電型の半導体材料からなるコレクタ接触領域と、
    前記第３表面領域の前記エピタキシャル層の前記上側主面から前記エピタキシャル層内に下向きに延出した前記第２導電型の半導体材料からなるベース接触領域と、
    前記第２表面領域と前記第３表面領域との間の前記フィールド酸化膜の下に配置され、かつ前記ベース接触領域に接触した前記第２導電型の半導体材料からなる第１フィールド注入領域と、
    前記第２表面領域の前記エピタキシャル層の前記主面から前記エピタキシャル層内に下向きに延出した前記第１導電型の半導体材料からなるエミッタ領域と、
    前記エミッタ領域の下に配置され、かつ前記第１フィールド注入領域に接触した前記第２導電型の半導体材料からなる薄いベース領域とを更に有することを特徴とする半導体回路構造。
  9. 前記フィールド注入領域の下に配置され、かつ前記第１、第２、及び第３表面領域を囲繞する環状のリングを形成する第２フィールド注入領域を更に有することを特徴とする請求項８に記載の半導体回路構造。
  10. 前記第２導電型の半導体材料からなるフィールド注入領域をその下側に備えたフィールド酸化膜を、前記ウェル領域の上に成長させる過程と、
    前記エピタキシャル層の前記上側主面から前記ウェル領域内に下向きに延出した、前記第１導電型の半導体材料からなるコレクタ接触領域を、前記フィールド酸化膜の第１開口部を通して形成する過程と、
    前記エピタキシャル層の前記上側主面から前記エピタキシャル層内に下向きに延出した前記第２導電型の半導体材料からなるベース接触領域を、前記フィールド酸化膜の第２開口部を通して形成する過程と、
    前記エピタキシャル層の前記上側主面から前記エピタキシャル層内に下向きに延出した前記第２導電型の半導体材料からなるベース接触領域を、前記フィールド酸化膜の第３開口部を通して形成する過程と、
    前記エピタキシャル層の前記上側主面から前記ベース領域内に下向きに延出した前記第１導電型の半導体材料からなるエミッタ領域を、前記フィールド酸化膜の前記第２開口部を通して形成する過程とを更に有することを特徴とする請求項１に記載の半導体回路構造の製造方法。
  11. ベース接触領域、ベース領域、及びエミッタ領域を前記エピタキシャル層の前記上側主面で互いに横方向に隔てて形成するために、ＬＯＣＯＳ酸化膜を注入マスクとして用いる過程を更に有することを特徴とする請求項１に記載の半導体回路構造の製造方法。
  12. 前記ベース領域を前記エミッタ領域の真下に配置し、かつ前記ベース領域及び前記エミッタ領域を前記ＬＯＣＯＳ酸化膜の境界と自己整合させるために、前記ベース領域及び前記エミッタ領域を前記ＬＯＣＯＳ酸化膜の単一の開口部を通して形成する過程を更に有することを特徴とする請求項１１に記載の半導体回路構造の製造方法。
  13. 前記ＬＯＣＯＳ酸化膜の下にフィールド注入領域を形成して、前記ベース領域を前記ベース接触領域と電気的に接続するために前記フィールド注入領域を用いる過程を更に有することを特徴とする請求項１２に記載の半導体回路構造の製造方法。
  14. ラテラルトランジスタ構造を有する半導体回路構造であって、
    前記ラテラルトランジスタ構造が、
    第１導電型の半導体材料からなる第１半導体層と、
    前記第１半導体層の上に配置され、かつ主面を備えた第２半導体層と、
    前記第２半導体層の前記上側主面の上に配置されたフィールド酸化膜と、
    前記フィールド酸化膜の下に配置され、かつ低濃度にドープされた前記第１導電型の半導体材料からなるフィールド注入領域と、
    前記第２半導体層の前記上側主面から前記第２半導体層内に延出し、かつ前記フィールド注入領域と接触した前記第１導電型の半導体材料からなるドレイン領域と、
    前記第２半導体層の前記上側主面から前記第２半導体層内に延出し、かつ前記フィールド注入領域から横方向に隔てられた前記第１導電型の半導体材料からなるソース領域と、
    前記第２半導体層の前記上側主面から前記第２半導体層内に延出し、かつ前記フィールド注入領域との間に配置されたソース領域に接触した前記第１導電型とは相異なる第２導電型の半導体材料からなるボディ接触領域と、
    前記ボディ接触領域から前記ソース領域の下に延出し、かつ前記ソース領域と前記フィールド注入領域との間に延出して前記ソース領域と前記フィールド注入領域との間に前記第２半導体層の前記上側主面のチャネル領域を形成し、かつ前記ソース領域と前記フィールド注入領域との間の前記第２半導体層のドリフト領域部分によって前記フィールド注入領域から分離された前記第２導電型の半導体材料からなるボディ領域と、
    前記ソース領域の上から、前記チャネル領域の上、及び前記第２半導体層の前記ドリフト領域部分の上まで延在するポリシリコンゲート層とを有することを特徴とする半導体回路構造。
  15. 前記第２半導体層が、前記第２導電型の半導体材料からなることを特徴とする請求項１４に記載の半導体回路構造。
  16. 前記第２半導体層が、前記第１半導体層よりも低濃度にドープされた前記第１導電型の半導体材料からなることを特徴とする請求項１４に記載の半導体回路構造。
  17. ラテラルトランジスタ構造を有する半導体回路構造であって、
    前記ラテラルトランジスタ構造が、
    第１導電型の半導体材料からなる第１半導体層と、
    前記第１半導体層の上に配置され、かつ主面を備えた、前記第１半導体層よりも低濃度にドープされた前記第１導電型の半導体材料からなる第２半導体層と、
    前記第２半導体層の前記上側主面上に配置されたフィールド酸化膜と、
    前記フィールド酸化膜の下に配置された、前記第１導電型とは相異なる第２導電型の低濃度にドープされた半導体材料からなるフィールド注入領域と、
    前記第２半導体層の前記上側主面から前記第２半導体層内に延出し、かつ前記フィールド注入領域と接触した前記第２導電型の半導体材料からなるドレイン領域と、
    前記第２半導体層の前記上側主面から前記第２半導体層内に延出し、かつ前記フィールド注入領域から横方向に隔てられた前記第２導電型の半導体材料からなるソース領域と、
    前記第２半導体層の前記上側主面から前記第２半導体層内に延出し、かつ前記フィールド注入領域との間に配置されたソース領域に接触した前記第１導電型の半導体材料からなるボディ接触領域と、
    前記ボディ接触領域から前記ソース領域の下に延在し、かつ前記ソース領域と前記フィールド注入領域との間に延在して前記ソース領域と前記フィールド注入領域との間の前記第２半導体層の前記上側主面にチャネル領域を形成し、かつ前記ソース領域と前記フィールド注入領域との間の前記第２半導体層のドリフト領域部分によって前記フィールド注入領域から隔てられた前記第１導電型の半導体材料からなるボディ領域と、
    前記ソース領域の上から、前記チャネル領域の上、及び前記第２半導体層の前記ドリフト領域部分の上にまで延在するポリシリコンゲート層とを有することを特徴とする半導体回路構造。
  18. 前記ドレイン接触領域の下及び前記第１半導体層の上に配置され、かつ前記フィールド注入領域に接触した前記第２導電型の半導体材料からなるウェル領域を更に有することを特徴とする請求項１７に記載の半導体回路構造。
  19. ラテラルトランジスタ構造を有する半導体回路構造であって、
    前記ラテラルトランジスタ構造が、
    第１導電型の半導体材料からなる基層と、
    前記基層の上に配置され、かつ上側主面を備えた、前記第１導電型とは相異なる第２導電型の半導体材料からなるエピタキシャル層と、
    前記基層内に下向きに延出し、かつ前記エピタキシャル層内に上向きに延出し、かつ前記エピタキシャル層の前記上側主面の下に配置された上側主面を備えた前記第２導電型の半導体材料からなる第１埋め込み領域と、
    前記エピタキシャル層の前記上側主面から前記エピタキシャル層内に下向きに延出し、かつ前記埋め込み領域に接触した前記第２導電型の半導体材料からなるシンカ領域と、
    前記エピタキシャル層の前記上側主面から前記エピタキシャル層内に下向きに延出し、かつ前記シンカ領域と接触し、前記シンカ領域から前記エピタキシャル層の前記上側主面に沿って前記第１埋め込み層の上に横方向に延在した、前記シンカ領域よりも低濃度にドープされた第２導電型の半導体材料からなるドリフト注入領域と、
    前記エピタキシャル層の前記上側主面から前記エピタキシャル層内に下向きに延出し、かつ前記エピタキシャル層のドリフト領域部分によって前記ドリフト注入領域から隔てられた前記第１導電型の半導体材料からなるボディ領域と、
    前記エピタキシャル層の前記上側主面から前記ボディ領域内に下向きに延出し、かつ前記ボディ領域のチャネル領域によって前記エピタキシャル層の前記ドリフト領域部分から隔てられた前記第２導電型の半導体材料からなるソース領域と、
    前記エピタキシャル層の前記上側主面から前記ボディ領域内に下向きに延出し、かつ前記ソース領域によって前記ボディ領域のチャネル領域から隔てられた前記第１導電型の半導体材料からなるボディ接触領域と、
    前記チャネル領域の上及び前記エピタキシャル層の前記ドリフト領域部分の上に配置されたポリシリコンゲートとを有することを特徴とする半導体回路構造。
  20. 前記基層内に下向きに延出し、かつ前記エピタキシャル層内に上向きに延出し、かつ前記第１埋め込み層から横方向に隔てられて配置され、かつ前記エピタキシャル層の前記上側主面の下に配置された上側主面を備えた前記第１導電型の半導体材料からなる第２埋め込み領域と、
    前記ボディ領域から前記エピタキシャル層内に下向きに延出し、かつ前記第２埋め込み領域と接触した前記第１導電型の半導体材料からなる絶縁シンカ領域とを更に有することを特徴とする請求項１９に記載の半導体回路構造。
  21. 前記基層内に下向きに延出し、かつ前記エピタキシャル層内に上向きに延出し、かつ前記第１埋め込み層から横方向に隔てられて配置されて、横方向の平面内で前記第１埋め込み層を囲繞し、かつ前記エピタキシャル層の前記上側主面の下に配置された上側主面を備えた前記第１導電型の半導体材料からなる第２埋め込み領域と、
    前記エピタキシャル層の前記上側主面から前記エピタキシャル層内に下向きに延出し、かつ前記第２埋め込み領域と接触して、横方向の平面内の前記シンカ領域、前記ドリフト注入領域、前記ボディ領域、前記ソース領域、及び前記ボディ接触領域を囲繞する前記第１導電型の半導体材料からなる絶縁シンカ領域とを更に有することを特徴とする請求項１９に記載の半導体回路構造。
  22. 前記エピタキシャル層の前記上側主面で前記絶縁シンカ領域と接触して、横方向に並んだ前記シンカ領域、前記ドリフト注入領域、前記ボディ領域、前記ソース領域、及び前記ボディ接触領域を囲繞するフィールド酸化膜と、
    前記フィールド酸化膜の下に配置された前記第２導電型の半導体材料からなるフィールド注入領域とを更に有することを特徴とする請求項２１に記載の半導体回路構造。
  23. 第２ＭＯＳトランジスタよりも高いブレイクダウン電圧の第１ＭＯＳトランジスタと、前記第２ＭＯＳトランジスタとを提供するための半導体回路構造の製造方法であって、
    前記第１ＭＯＳトランジスタが形成された第１ＭＯＳ領域と、前記第２ＭＯＳトランジスタが形成された第２ＭＯＳ領域とを備えた、第１導電型の不純物を比較的低濃度にドープされた第１不純物濃度のエピタキシャル層を基層上に形成する過程と、
    前記第１導電型とは相異なる第２導電型の不純物をドープされた第２不純物濃度のウェル領域を、前記第１ＭＯＳ領域内の前記エピタキシャル層内に形成する過程と、
    前記第１ＭＯＳ領域内の前記エピタキシャル層の一部の上にポリシリコンゲートを形成し、かつ前記第２ＭＯＳ領域内の前記ウェル領域の一部の上にポリシリコンゲートを形成する過程と、
    前記第１導電型の不純物によって、ブランケット（ｂｌａｎｋｅｔ）イオン注入段階及び拡散段階を実施して、前記第１ＭＯＳ領域及び前記第２ＭＯＳ領域の前記ポリシリコンゲートにイオン注入マスクを提供し、かつ前記第１ＭＯＳ領域の前記ウェル領域内の低濃度にドープされた領域に前記第１導電型の前記不純物をドープし、かつ前記低濃度にドープされた領域を前記第１ＭＯＳ領域の前記ポリシリコンゲートの境界に自己整合させ、かつ前記第１ＭＯＳ領域のソース領域、及び前記第２ＭＯＳ領域のソース領域とドレイン領域とに前記第１導電型の前記不純物を同時にドープし、かつ前記第２ＭＯＳ領域の前記ソース領域及びドレイン領域を、前記第１導電型の不純物でドープして第３不純物濃度にする過程と、
    前記第１ＭＯＳ領域の内の少なくとも前記ソース領域と前記低濃度にドープされた領域とをマスクする過程と
    前記第２ＭＯＳ領域の前記ソース領域及びドレイン領域に、前記第２導電型の不純物を注入しかつ拡散させ、前記第２ＭＯＳ領域の前記ソース領域及びドレイン領域を前記第２導電型の前記不純物でドープして第４不純物濃度にする過程とを有することを特徴とする半導体回路構造の製造方法。
  24. 前記第１ＭＯＳトランジスタがＮチャネルＭＯＳトランジスタからなり、前記第２ＭＯＳトランジスタがＰチャネルＭＯＳトランジスタからなることを特徴とする請求項２３に記載の半導体回路構造の製造方法。
  25. 前記第３不純物濃度が、前記第４不純物濃度よりも低いことを特徴とする請求項２４に記載の半導体回路構造の製造方法。
  26. 前記第１不純物濃度が、５×１０１５イオン／ｃｍ３から１×１０１６イオン／ｃｍ３の範囲内にあることを特徴とする請求項２５に記載の半導体回路構造の製造方法。
  27. 前記第２不純物濃度が、１×１０１２イオン／ｃｍ３から８×１０１２イオン／ｃｍ３の範囲内にあることを特徴とする請求項２５に記載の半導体回路構造の製造方法。
  28. 前記第３不純物濃度が、約１×１０１５イオン／ｃｍ３から３．５×１０１５イオン／ｃｍ３であることを特徴とする請求項２５に記載の半導体回路構造の製造方法。
  29. 第１ＭＯＳトランジスタが形成される第１ＭＯＳ領域と、ＭＯＳトランジスタの開口部を形成するべく前記第１ＭＯＳ領域を覆うフィールド酸化膜と、少なくともその一部が前記ＭＯＳトランジスタの開口部内に配置されたポリシリコンゲートと、バイポーラトランジスタが形成されるバイポーラ領域と、バイポーラトランジスタ用の開口部を形成するべく前記バイポーラ領域を覆う前記バイポーラ領域内のフィールド酸化膜とを備えた単一のウエハ上に、前記第１ＭＯＳトランジスタと前記バイポーラトランジスタとを提供する半導体回路構造の製造方法であって、
    前記第１ＭＯＳ領域と前記バイポーラ領域とに同時に不純物を注入し、ドレイン領域を前記第１ＭＯＳ領域内に形成し、ベース領域を前記バイポーラ領域内に形成し、前記ドレイン領域を前記ポリシリコンゲートの境界と自己整合させる過程（ａ）を有することを特徴とする半導体回路構造の製造方法。
  30. 前記第１ＭＯＳ領域の前記ドレイン領域と前記バイポーラ領域の前記ベース領域とに同時に不純物を注入して、ドレイン接触領域とソース領域とを前記ＭＯＳトランジスタの開口部内に形成し、かつベース接触領域を前記ベース領域内に形成して、前記第１ＭＯＳトランジスタのドリフト領域を形成するべく、前記ドレイン接触領域を前記ドレイン領域の前記境界から横方向に隔てて前記ドレイン領域内に形成し、前記ソース領域を前記ポリシリコンゲートの境界と自己整合させ、かつ前記ドレイン領域から横方向に隔てて配置する過程（ｂ）を更に有することを特徴とする請求項２９に記載の半導体回路構造の製造方法。
  31. 前記第１ＭＯＳトランジスタがＰチャネルＭＯＳトランジスタからなり、前記バイポーラトランジスタがＮＰＮトランジスタからなることを特徴とする請求項３０に記載の半導体回路構造の製造方法。
  32. ＤＭＯＳトランジスタが形成されるＤＭＯＳ領域と、その内にＤＭＯＳ開口部を形成し、かつ前記ＤＭＯＳ領域を覆うフィールド酸化膜と、少なくともその一部が前記ＤＭＯＳ領域内に配置されたポリシリコンゲートと、前記ＤＭＯＳ領域の前記ポリシリコンゲートの境界に自己整合する境界を備えた前記ＤＭＯＳ領域内に形成されたボディ領域とを有する前記単一のウエハ上に前記ＤＭＯＳトランジスタを更に形成するための半導体回路構造の製造方法であって、
    過程（ａ）の後に、前記ＤＭＯＳ領域の前記ボディ領域内と前記バイポーラ領域の前記ベース領域内とに不純物イオンを同時に注入し、ソース領域を前記ボディ領域内に形成し、エミッタ領域を前記ベース領域内に形成し、前記ソース領域に、ＤＭＯＳ領域の前記ポリシリコンゲートと自己整合する境界を提供する過程（ｃ）を更に有することを特徴とする半導体回路構造の製造方法。
  33. 前記ＤＭＯＳトランジスタの前記ボディ領域がＰ型半導体材料からなり、前記ＤＭＯＳトランジスタの前記ソース領域がＮ型半導体材料からなることを特徴とする請求項３２に記載の半導体回路構造の製造方法。
  34. 第２ＭＯＳトランジスタが形成される第２ＭＯＳ領域と、前記第２ＭＯＳ領域を覆いＭＯＳトランジスタの開口部を形成する前記第２ＭＯＳ領域内のフィールド酸化膜と、少なくとも部分的に前記第２ＭＯＳ領域の前記ＭＯＳトランジスタの開口部内に配置されたポリシリコンゲートと、前記ＭＯＳ領域の前記ポリシリコンゲートの境界と自己整合する境界を備え、かつ前記第２ＭＯＳ領域内に配置されたドレイン領域とを有する単一のウエハ上に前記第２ＭＯＳトランジスタを更に形成するための半導体回路構造の製造方法であって、
    前記過程（ｃ）が、前記第２ＭＯＳ領域内に不純物を同時に注入し、前記ＭＯＳ領域内にソース領域を形成し、かつ前記ＭＯＳ領域の前記ドレイン領域内にドレイン接触領域を形成し、前記第２ＭＯＳ領域の前記第２領域に前記ＭＯＳ領域の前記ポリシリコンゲートと自己整合する境界を提供し、前記第２ＭＯＳ領域の前記ドレイン接触領域を、前記第２ＭＯＳ領域の前記ドレイン領域の前記境界から横方向に隔てて配置することを特徴とする請求項３２に記載の半導体回路構造の製造方法。
  35. 前記第２ＭＯＳトランジスタがＮチャネルＭＯＳトランジスタからなることを特徴とする請求項３４記載の半導体回路構造の製造方法。
  36. 上側主面を備え、かつ第１導電型の不純物をドープされたエピタキシャル層を有し、そのＭＯＳ領域内にＭＯＳトランジスタが形成され、そのツェナー領域内に複数の埋め込みツェナーダイオードが形成される単一のウエハ上に前記複数のツェナーダイオード及び前記ＭＯＳトランジスタを提供するための半導体回路構造の製造方法であって、
    前記第１導電型とは相異なる第２導電型の不純物をドープされた複数の第１ツェナー部分を、前記ツェナー領域内の前記エピタキシャル層の上側主面内に形成する過程（ａ）と、
    低濃度にドープされたソース及びドレインを前記ＭＯＳ領域内に同時に形成し、かつ少なくとも１つの比較的低濃度にドープされた第２ツェナー部分を前記ツェナー領域内に同時に形成するために、前記第１導電型の不純物によるイオン注入段階を実施する過程（ｂ）と、
    複数の比較的高濃度にドープされた第３ツェナー部分を前記ツェナー領域内に同時に形成し、かつ前記ソースをドープし、かつ前記ドレイン内にドレイン接触領域を同時に形成するために、前記第１導電型の不純物によるイオン注入段階を実施し、前記複数の比較的高濃度にドープされた第３ツェナー部分の各々を前記第１ツェナー部分の１つと対応させかつ接触させることによって前記複数の埋め込みツェナーダイオードの１つを形成し、前記少なくとも１つの比較的高濃度にドープされた第２ツェナー部分によって横方向の平面内で少なくとも１つの前記複数の第１ツェナー部分を囲繞する過程（ｃ）とを有することを特徴とする半導体回路構造の製造方法。
  37. 前記ＭＯＳトランジスタがＮチャネルＭＯＳトランジスタからなることを特徴とする請求項３６に記載の半導体回路構造の製造方法。
  38. ベース領域を備えた第１バイポーラトランジスタを前記単一のウエハ上に更に提供するための半導体回路構造の製造方法であって、　前記第３ツェナー部分、前記ソース領域、及び前記ドレイン接触領域が形成される段階（ｃ）の間に、前記第１バイポーラトランジスタのエミッタ領域を、前記第１バイポーラトランジスタの前記ベース領域内に注入する過程を更に有することを特徴とする請求項３６に記載の半導体回路構造の製造方法。
  39. ベース領域を備えた第２バイポーラトランジスタを前記単一のウエハ上に更に提供するための半導体回路構造の製造方法であって、　前記第３ツェナー部分と、前記ソース領域と、前記ドレイン接触領域と、前記エミッタ領域とが形成される過程（ｃ）の間に、ベース接触領域を、前記第２バイポーラトランジスタの前記ベース領域内にイオン注入することによって形成する過程を有することを特徴とする請求項３８に記載の半導体回路構造の製造方法。
  40. 前記ＭＯＳトランジスタがＮチャネルＭＯＳトランジスタからなり、前記第１バイポーラトランジスタが垂直ＮＰＮトランジスタからなり、前記第２バイポーラトランジスタが垂直ＰＮＰトランジスタからなることを請求項３９に記載の半導体回路構造の製造方法。
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