JP4003438B2 - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

Info

Publication number
JP4003438B2
JP4003438B2 JP2001341906A JP2001341906A JP4003438B2 JP 4003438 B2 JP4003438 B2 JP 4003438B2 JP 2001341906 A JP2001341906 A JP 2001341906A JP 2001341906 A JP2001341906 A JP 2001341906A JP 4003438 B2 JP4003438 B2 JP 4003438B2
Authority
JP
Japan
Prior art keywords
region
bipolar transistor
semiconductor device
manufacturing
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001341906A
Other languages
English (en)
Other versions
JP2003142613A (ja
Inventor
卓也 奥野
祥司 水野
俊隆 金丸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2001341906A priority Critical patent/JP4003438B2/ja
Priority to US10/289,220 priority patent/US6803634B2/en
Publication of JP2003142613A publication Critical patent/JP2003142613A/ja
Priority to US10/929,621 priority patent/US20050023644A1/en
Application granted granted Critical
Publication of JP4003438B2 publication Critical patent/JP4003438B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Bipolar Transistors (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、同一基板上にＣＭＯＳＦＥＴ及びバイポーラトランジスタを一体に形成するものであって、前記ＣＭＯＳＦＥＴのウェル領域及びソース・ドレイン形成工程を利用して前記バイポーラトランジスタを形成するようにした半導体装置の製造方法及び同一基板上にＣＭＯＳＦＥＴ及びバイポーラトランジスタを一体に形成する構成の半導体装置に関する。
【０００２】
【発明が解決しようとする課題】
同一基板上にバイポーラトランジスタとＣＭＯＳＦＥＴとを形成するいわゆるＢｉＣＭＯＳ−ＩＣと呼ばれる半導体装置の製造工程において、その製造工程数を削減するために、例えば、ＣＭＯＳＦＥＴのウェルを形成するための拡散層を用いてバイポーラトランジスタのベース領域を形成し、ソースやドレインを形成するための拡散領域を用いてエミッタを形成するようにした技術がある。図２７はその一例を示す半導体装置１の模式的な断面図である。これは、ＳＯＩ（Silicon On Insulator）基板を用いてそのシリコン基板２上に絶縁膜３を介してＣＭＯＳＦＥＴ４およびバイポーラトランジスタ５を形成したものである。
【０００３】
ＳＯＩ基板のＳＯＩ層は、絶縁膜３上に高濃度ｎ型シリコン層６および低濃度ｎ型シリコン層７を積層形成したものであり、素子間はトレンチ８により分離され、さらに表面層ではＬＯＣＯＳ９により分離されている。ＣＭＯＳＦＥＴ４は、ｐチャンネル型およびｎチャンネル型ＭＯＳＦＥＴ４ａ，４ｂからなり、それぞれにｎ型ウェル１０，ｐ型ウェル１１が形成され、その領域内にソース・ドレイン領域１２，１３がそれぞれ形成されている。ゲート酸化膜１４を介してゲート電極１５が形成され、絶縁膜１６にコンタクトホールを形成してアルミニウム電極１７が形成されている。
【０００４】
ｎｐｎ型トランジスタ５は、低濃度ｎ型シリコン層７をコレクタ領域として、これにｐ型ベース領域１８、ｎ型エミッタ領域１９が形成されると共にベースコンタクト領域２０が形成され、コレクタ領域となるシリコン層７にコレクタコンタクト領域２１が形成された構成である。
【０００５】
上記構成は、次のような製造工程を経ることで、形成される。図２８は各製造工程における模式的断面を示している。ＳＯＩ基板２１は、ｎ型単結晶シリコン層６，７が絶縁層３を介して基板部２１上に形成されたものである（同図（ａ）参照）。このＳＯＩ基板２１の素子形成領域の外周部に、トレンチ８を形成し、ＣＭＯＳＦＥＴプロセスによりウェル１０，１１を形成すると共に、同時にベース領域１８を形成する（同図（ｂ），（ｃ）参照）。続いて、ＬＯＣＯＳ９を形成し、ゲート酸化膜１４を形成した後にゲート電極１５を形成する（同図（ｄ），（ｅ）参照）。
【０００６】
ゲート電極１５をマスクとしてＭＯＳＦＥＴ４ａ，４ｂの各ソース，ドレイン領域１２，１３を形成し、同時にエミッタ領域１９，ベースコンタクト領域２０およびコレクタコンタクト領域２１を形成する（同図（ｇ），（ｆ）参照）。この後、絶縁膜１６を形成して各部にアルミニウム電極１７を形成することでＢｉＣＭＯＳＦＥＴの半導体装置１が形成される。
【０００７】
上記構成の場合に、ｎｐｎ型トランジスタ５の特性は、その製造工程においてＣＭＯＳＦＥＴプロセスを兼用して行うことから、次のような不具合が発生している。すなわち、トランジスタ５のベース領域１８は、ｐ型ウェル１１の形成と同じ工程で形成するので、その表面濃度は比較的低くなることから、トランジスタ５を駆動させる場合にバイアス条件によってはシリコンと絶縁膜（ＳｉＯ２）との界面（図２７中、絶縁膜１６と接する部分で、「×」印で示している）において僅かな電荷の変動が発生すると動作特性が変動することがある。これにより、トランジスタ５は、安定した特性として得ることができなくなる場合があり、回路構成によっては、動作不良が発生しかねない状況であった。
【０００８】
本発明は、上記事情に鑑みてなされたもので、その目的は、ＣＭＯＳＦＥＴのプロセスを兼用してバイポーラトランジスタを形成する場合に、ベース領域の表面の濃度に起因した特性変動を極力抑制して安定した動作状態を得ることができるようにした半導体装置の製造方法および半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
請求項１の発明によれば、ＣＭＯＳＦＥＴの製造工程を利用してバイポーラトランジスタのベース領域の表面に同じ導電型の不純物を導入して高濃度領域を形成するので、ＣＭＯＳＦＥＴのウェル領域の一方の形成工程を利用して形成したベース領域の表面の不純物濃度が低いことに起因した不具合を高濃度領域を形成することで抑制することができるようになり、安定した特性のバイポーラトランジスタを得ることができるようになる。
そして、高濃度領域の形成工程では、エミッタ領域の周囲を囲むように高濃度領域を配置形成するので、ベース表面濃度の低い領域を必要最小限にすることができ、これによって酸化膜中の正の固定電荷の変動による特性の変動を受けにくいバイポーラトランジスタの構造を得ることができるようになる。
また、バイポーラトランジスタのベース領域とその表面に形成された絶縁膜との間に介在される電荷を低減すべく前記基板の表面に紫外線を照射する紫外線照射工程を実施する。これによって、ベースコンタクトとエミッタ間に位置する領域で半導体と絶縁膜との界面において存在するシリコンなどの半導体原子のダングリングボンドと結合している水素原子が除去されるようになり、バイポーラトランジスタの特性が変動するのを極力低減させることができるようになる。
【００１０】
請求項２の発明によれば、請求項１の発明において、ＣＭＯＳＦＥＴの一方のＭＯＳＦＥＴのウェル領域の形成工程で同時に前記バイポーラトランジスタのベース領域を形成し、ＣＭＯＳＦＥＴの一方のＭＯＳＦＥＴのソース・ドレイン領域の形成工程で同時に前記バイポーラトランジスタのエミッタ領域を形成し、ＣＭＯＳＦＥＴの他方のＭＯＳＦＥＴのソース・ドレイン領域の形成工程で同時にベース領域の表面に高濃度領域を形成するので、ＣＭＯＳＦＥＴの製造工程を利用してバイポーラトランジスタを形成することができ、この場合でも、ベース領域の表面濃度が低いことに起因する特性の変動を高濃度領域の形成により抑制して安定した特性のバイポーラトランジスタを得ることができる。
【００１１】
請求項３の発明によれば、請求項２の発明において、ＣＭＯＳＦＥＴのゲート電極の形成工程で同時にバイポーラトランジスタのエミッタ領域及び高濃度領域との間の表面に位置するようにアライメントマスクパターンを形成し、エミッタ領域及び高濃度領域の形成工程では、アライメントマスクパターンを不純物導入時のマスク材として用いるようにしたので、ベース領域内に形成する高濃度領域をアライメントマスクパターンを利用してエミッタ領域の近傍まで精度良く形成することができ、ＣＭＯＳＦＥＴの製造工程を利用して安定した特性のバイポーラトランジスタを得ることができるようになる。
【００１２】
請求項４の発明によれば、請求項１の発明において、ＣＭＯＳＦＥＴの一方のＭＯＳＦＥＴのウェル領域の形成工程で同時にバイポーラトランジスタのベース領域を形成し、ベース領域内にバイポーラトランジスタのエミッタ領域を形成し、バイポーラトランジスタの表面に絶縁膜を形成し、ＣＭＯＳＦＥＴのゲート電極の形成工程で同時に前記エミッタ領域に電気的に接続するエミッタ補助領域をそのエミッタ領域から所定寸法だけ延出した状態に形成し、ＣＭＯＳＦＥＴの他方のＭＯＳＦＥＴのソース・ドレイン領域の形成工程で同時にエミッタ補助領域を不純物導入時のマスクパターンとして用いて高濃度領域を形成するので、上述同様にして、ベース領域内に形成する高濃度領域をアライメントマスクパターンを利用してエミッタ領域の近傍まで精度良く形成することができるようになる。
【００１３】
請求項５の発明によれば、上記各発明において、バイポーラトランジスタのエミッタ領域および高濃度領域の形成工程では、それらエミッタ領域及び高濃度領域の間隔寸法が２μｍ以下となるように配置形成するので、直流電流増幅率が低下しない範囲内で安定した特性のバイポーラトランジスタを得ることができるようになる。なお、この間隔寸法２μｍの値については、発明者らが実験を行なうことにより得られた結果から設定したものである。
【００１４】
請求項６の発明によれば、請求項５の発明において、バイポーラトランジスタのエミッタ領域と高濃度領域との間の間隔寸法が１μｍ以上つまり、両者の間隔寸法が１μｍから２μｍの範囲となるように配置形成するので、エミッタ・ベース間の逆方向耐圧が低下しない範囲内で上述した効果を得ることができるので、より安定した特性のバイポーラトランジスタを得ることができるようになる。なお、この下限の間隔寸法１μｍの値についても、発明者らが実験を行なうことにより得られた結果から設定したものである。
【００１５】
請求項７の発明によれば、請求項１の発明において、基板上にＤＭＯＳＦＥＴが形成される構成の半導体装置を製造する場合においては、ＣＭＯＳＦＥＴの一方のＭＯＳＦＥＴのウェル領域の形成工程で同時にバイポーラトランジスタのベース領域を形成し、ＤＭＯＳＦＥＴのチャネル領域の形成工程において、バイポーラトランジスタの高濃度領域を同時に形成し、ＣＭＯＳＦＥＴの一方のＭＯＳＦＥＴのソース・ドレイン領域の形成工程で同時にバイポーラトランジスタのエミッタ領域を形成するので、上述した効果を得るための高濃度のベース領域の形成を別途に設けることなくなし得るので、製造工程の増加を抑制して製造コストを高くすることなく上述した構造を得ることができるようになる。
【００１６】
請求項８の発明によれば、上記各発明において、高濃度領域の形成工程では、エミッタ領域の周囲を囲むように高濃度領域を配置形成するので、ベース表面濃度の低い領域を必要最小限にすることができ、これによって酸化膜中の正の固定電荷の変動による特性の変動を受けにくいバイポーラトランジスタの構造を得ることができるようになる。
【００１７】
請求項９の発明によれば、同一基板上にＣＭＯＳＦＥＴ及びバイポーラトランジスタを一体に形成するものであって、ＣＭＯＳＦＥＴのウェル領域及びソース・ドレイン形成工程を利用してバイポーラトランジスタを形成するようにした半導体装置の製造方法において、ＣＭＯＳＦＥＴの一方のウェル領域の形成工程で同時に前記バイポーラトランジスタのベース領域を形成し、バイポーラトランジスタのベース領域とその表面に形成された絶縁膜との間に介在される電荷を低減すべく基板の表面に紫外線を照射する紫外線照射工程を実施する。
【００１８】
これによって、ベースコンタクトとエミッタ間に位置する領域で半導体と絶縁膜との界面において存在するシリコンなどの半導体原子のダングリングボンドと結合している水素原子が除去されるようになり、バイポーラトランジスタの特性が変動するのを極力低減させることができるようになる。
【００１９】
請求項９の発明によれば、請求項１ないし６及び８のいずれかの発明において、基板上にＥＰＲＯＭが形成される構成の半導体装置を製造する場合においては、紫外線を透過可能な保護膜を基板の表面に形成する工程を実施し、この後、紫外線照射工程を実施するので、上述したダングリングボンドに結合している水素原子の除去をデータの消去処理を行なうための紫外線照射の度に行なうことができ、しかも、紫外線照射を行なうための構成として、紫外線が透過しやすい絶縁膜を用いる構成であるから、有効に利用することができるようになる。
【００２０】
請求項１１の発明は、同一基板上にＣＭＯＳＦＥＴ及びバイポーラトランジスタを一体に形成するものであって、ＣＭＯＳＦＥＴのウェル領域及びソース・ドレイン形成工程を利用してバイポーラトランジスタを形成するようにした半導体装置の製造方法において、ＣＭＯＳＦＥＴの一方のウェル領域の形成工程で同時にバイポーラトランジスタのベース領域を形成し、バイポーラトランジスタのベース領域の表面に絶縁膜を形成した後に、そのベース領域の少なくともウェル領域と同じ濃度の低濃度領域の上面を覆うように水素透過防止膜を形成し、バイポーラトランジスタのベース領域とその表面に形成された絶縁膜との間に介在される電荷を低減すべく基板の表面に紫外線を照射する紫外線照射工程を実施する。
【００２１】
これにより、上部に形成する絶縁膜中に大量に含まれる水素原子が半導体と絶縁膜との界面に到達するのを防止することができ、これによってバイポーラトランジスタの特性の変動が発生するのを極力防止して安定した動作を行なわせることができるようになる。
また、ベースコンタクトとエミッタ間に位置する領域で半導体と絶縁膜との界面において存在するシリコンなどの半導体原子のダングリングボンドと結合している水素原子が除去されるようになり、バイポーラトランジスタの特性が変動するのを極力低減させることができるようになる。
【００２２】
請求項１３の発明によれば、請求項１２の発明において、水素透過防止膜の形成を、ＣＭＯＳＦＥＴのゲート電極の形成工程で多結晶シリコンを用いて形成するので、水素透過防止膜を別工程で形成する必要がなく、安価に設けることができるようになる。
【００２３】
また、請求項１３ないし１７の発明によっても、ＣＭＯＳＦＥＴのゲート電極の形成工程で同時にエミッタ領域に電気的に接続するエミッタ補助領域をそのエミッタ領域から所定寸法だけ延出することにより水素透過防止膜として機能するように形成したり、バイポーラトランジスタに形成する電極金属の形成工程で、ベース電極やエミッタ電極の一部をベース領域の少なくとも低濃度領域の上面を覆うように設けることで水素透過防止膜として機能するように形成したり、あるいは窒化シリコン膜により水素透過防止膜として機能するように形成したりすることで、上述と同様の効果を得ることができるようになる。
【００２４】
【発明の実施の形態】
（第１の実施形態）
以下、本発明をＢｉＣＭＯＳに適用した場合の第１の実施形態について図１ないし図７を参照しながら説明する。
図１に半導体装置としてのＢｉＣＭＯＳ３１の模式的断面を示している。これは、ＳＯＩ基板を利用してシリコン基板３２上に絶縁膜３３を介してＣＭＯＳＦＥＴ３４およびバイポーラトランジスタ３５を形成したものである。
【００２５】
ＳＯＩ基板のＳＯＩ層は、絶縁膜３３上に高濃度ｎ型シリコン層３６および低濃度ｎ型シリコン層３７（不純物濃度は、例えば１×１０15ｃｍ-3程度）を積層形成したものである。ＣＭＯＳＦＥＴ３４およびバイポーラトランジスタ３５のそれぞれは外周部がトレンチ３８により絶縁分離されている。また素子表面領域はＬＯＣＯＳ（Local Oxidation of Silicon）３９により分離されている。ＣＭＯＳＦＥＴ３４は、ｎチャンネル型およびｐチャンネル型のＭＯＳＦＥＴ３４ａ，３４ｂからなり、低濃度ｎ型層３７には、ｐ型ウェル４０（不純物濃度は、例えば４×１０16ｃｍ-3程度）およびｎ型ウェル４１が形成されている。ｐ型ウェル４０内にはｎ型のソース・ドレイン領域４２が形成され、ｎ型ウェル４１内にはｐ型のソース・ドレイン領域４３が形成されている。
【００２６】
各ソース・ドレイン領域４２，４３のチャンネル領域上にはゲート絶縁膜４４を介してポリシリコンからなるゲート電極４５が形成されている。ゲート電極４５を含んだ表面領域は絶縁膜４６で覆われた状態に形成されており、ソース・ドレインのコンタクト４２，４３に対してコンタクトホールを介して電気的に導通するようにアルミニウム電極４７が形成されている。
【００２７】
一方、バイポーラトランジスタ３５の領域においては、ｐ型のベース領域４８（不純物濃度は、例えば４×１０16ｃｍ-3程度）が形成されると共に、高濃度ｎ型エミッタ領域４９（不純物濃度は、例えば１×１０20ｃｍ-3程度）が形成されている。また、高濃度領域としての高濃度ｐ型ベース領域５０（不純物濃度は、例えば１×１０20ｃｍ-3程度）は、エミッタ領域４９の端部から僅かに離れた位置からＬＯＣＯＳ３９の形成位置までの範囲に形成されている。
【００２８】
低濃度ｎ型領層３７の表面部分（コレクタ）には、高濃度ｎ型のコレクタコンタクト領域５１が形成されている。表面には、上述同様に絶縁膜４６が覆われるように形成されており、エミッタ、ベース、コレクタのそれぞれには絶縁膜４６のコンタクトホールを介して導通するようにアルミニウム電極４７が形成されている。
【００２９】
さて、上述の構成において、バイポーラトランジスタ３５のベース領域４８は、ＣＭＯＳＦＥＴ３４のｐ型ウェル４１を形成する工程で同時に形成されている。また、エミッタ領域４９およびコレクタコンタクト領域５１は、ｎ型のソース・ドレイン領域４２と同じ工程で形成され、高濃度ｐ型ベース領域５０はｐ型のソース・ドレイン領域４３と同じ工程で形成される。
【００３０】
上記構成において、ｐ型ウェル４０の表面の不純物濃度は、バイポーラトランジスタとして必要となるベースの表面濃度に比べて低い状態（不純物濃度は、例えば４×１０16ｃｍ-3程度）に形成されるから、ベース領域４８がこの工程で形成されることは特性上で好ましくないが、この構成においては、ベース領域４８のほとんどの表面領域は、エミッタ領域４９および高濃度ｐ型ベース領域５０の双方によって覆われた状態となっており、ベース領域４８が露出しているのは、両者の間隔寸法である１〜２μｍの範囲となっている。
【００３１】
これによって、ベース領域４８の表面が低濃度となることに起因した、トランジスタ動作特性の不安定となる要因が低減され、安定した特性を得ることができるようになる。これは、次のような理由による。
【００３２】
ベース領域４８をＣＭＯＳＦＥＴ３４のｐ型ウェル４０の形成工程で同時に形成する場合に、例えば、ＣＭＯＳＦＥＴ３４の設計の都合でベース領域４８の表面濃度が１×１０18ｃｍ-3以下の低濃度になることがある。そして、この場合に、従来の構成（図２７参照）においては、バイポーラトランジスタ３５をあるバイアス条件で駆動させることまたは半導体の製造工程によりベースコンタクトとエミッタ間のＳｉ−ＳｉＯ２界面の正の固定電荷が増加することによりベース領域４８の表面にｎ型反転層が形成され、トランジスタ特性が所望の特性から変動するという不具合があった。
【００３３】
本発明者らは、上記不具合を検証するために、次のようなシミュレーションを行なった。すなわち、ベース領域の表面濃度が２×１０16ｃｍ-3のｎｐｎ型トランジスタにおいて界面の正の固定電荷が無い場合と有る場合についてガンメル特性をシミュレーションで求めた結果を図２に示している。この結果からわかるように、正の固定電荷が存在することに起因してコレクタ電流が上昇している。
【００３４】
直流電流利得ｈFEは、ベース電流Ｉｂとコレクタ電流Ｉｃとから、ｈFE＝Ｉｃ／Ｉｂと表される。一般的にはベース電流Ｉｂはエミッタ−ベース空乏領域において欠陥（結晶欠陥やダングリングボンドなど）の密度が増加し再結合中心が増え、再結合電流が増えると上昇する。一方、コレクタ電流Ｉｃが変動する原因としてトランジスタ構造そのもの（ベースやエミッタの濃度、深さ寸法、サイズなど）が変わることが挙げられる。シミュレーションの結果で、正の固定電荷の影響でベース電流Ｉｂは変化せず、コレクタ電流Ｉｃが上昇していることから、ベース表面濃度が低いと、正の固定電荷の影響でトランジスタ構造そのものが変動しているということがガンメル特性によって知ることができる。
【００３５】
また、図３には、正の固定電荷の有無によるｎｐｎ型トランジスタの直流電流増幅率（ｈFE）特性をベース領域の表面濃度に対してシミュレーションした結果を示している。これは、ベース領域の表面濃度を高くすることにより、上記した従来の不具合を解決できることを示唆している。本発明は、このようなシミュレーション結果に着目し、ベース領域４８の表面濃度を高めるべく、高濃度ｐ型ベース領域５０を設けているのである。
【００３６】
さて、ここで、高濃度ｐ型ベース領域５０の形成位置について詳述する。すなわち、上記した本実施形態の構成においては、エミッタ領域４９との間の間隔寸法ｄを１〜２μｍとなるように設定している。これにより、ベース領域４８の表面のほぼ全域に渡って表面濃度を高めた状態とすることができる。図４は、エミッタ領域４９との間の間隔寸法を横軸にとり、ｎｐｎトランジスタとしての直流電流増幅率（ｈFE）特性をシミュレーションした結果を示している。この結果からわかるように、両者の間の距離を２μｍ以下とすることで、電荷の有無によらずｈFEが安定している。
【００３７】
また、この図５からわかるように、両者の間の距離ｄを１μｍ以下にすると、こんどはｈFEの値が急激に低下してくることがわかる。図４は同様の条件で測定した実測データである。さらに、図６に示すように、両者の間の距離ｄによってエミッタ・ベース間の逆方向耐圧Ｖｚ（Ｖ）が変化するが、これも１μｍを境としてそれよりも短くなると急激に低下してくることがわかる。したがって、距離の下限は１μｍということが判明した。以上の結果から、両者の間の距離ｄの最適な範囲は、１〜２μｍということになる。
【００３８】
図７は、バイポーラトランジスタ３５について、高濃度ｐ型ベース領域５０とエミッタ領域４９との間の距離ｄをパラメータとして変化させたものを作成し、それらについて時間経過にともなう出力電圧の変動量（Ｖ）を測定した結果を示している。この結果からわかるように、間隔寸法ｄの値が２μｍ以下になると特性変動がほとんどなくなり、安定した出力電圧となっている。
【００３９】
このような本実施形態によれば、ＢｉＣＭＯＳ３１のバイポーラトランジスタ３５について、ベース領域４８の表面に高濃度ｐ型ベース領域５０を形成して、ベース領域４８の表面濃度が低いことに起因した特性の変動を抑制することができ、しかも、この高濃度ｐ型ベース領域５０を形成する工程は、ＣＭＯＳＦＥＴ３４の製造工程を利用することができるので、低コストで実現することができる。
【００４０】
また、上述の場合に、高濃度ｐ型ベース領域５０とエミッタ領域４９との間の間隔寸法ｄを１〜２μｍの間の寸法に設定したので、直流電流増幅率ｈFEや耐圧Ｖｚなどの本来の特性を保持しつつ、特性の変動を極力抑制した構成を得ることができるようになる。
【００４１】
（第２の実施形態）
図８は、本発明の第２の実施形態を示すもので、第１の実施形態と異なるところは、ＢｉＣＭＯＳ５２において、バイポーラトランジスタ５３に形成する高濃度ｐ型ベース領域５４をエミッタ領域４９を包囲するように形成しているところである。
【００４２】
同図（ａ）は第１の実施形態と同じ切断面で見た模式的断面図であり、バイポーラトランジスタ５３の部分に違いがある。同図（ｂ）にアルミニウム電極４７を設ける前の状態の平面図でも示しているように、エミッタ領域４９に対して、高濃度ｐ型ベース領域５４により包囲するように形成した構成となっている。また、同図（ｃ），（ｄ）では、上記した高濃度ｐ型ベース領域５４を、アルミニウム電極４７を設けるベースコンタクト領域５４ａと、エミッタ領域４９を包囲する高濃度ｐ型ベース領域５４ｂとから構成している。
【００４３】
上記構成によれば、第１の実施形態に比べてさらにベース領域４８の表面の露出する部分の面積を少くすることができ、表面が反転することに起因した特性変動をより低減して安定した特性のバイポーラトランジスタ５３を得ることができるようになる。
【００４４】
（第３の実施形態）
図９ないし図１２は、本発明の第３の実施形態を示すもので、第２の実施形態の構成を得るための製造方法を特徴としたものである。本実施形態におけるＢｉＣＭＯＳ５５において、構造的に第２の実施形態のものと異なるところは、高濃度ｐ型ベース領域５４とエミッタ領域４９との間の間隔寸法ｄを精度良く形成するために、セルフアライメント用のマスクパターン５６を設けているところである。なお、この実施形態においては、セルフアライメント技術を利用するにあたって、新たな工程を追加することなく実施できる点に特徴を有している。
【００４５】
図１２（ｐ）には、本実施形態の方法を用いて形成したＢｉＣＭＯＳ５５の模式的断面を示している。第２の実施形態で示した構成（図８参照）に加えて、高濃度ｐ型ベース領域５４とエミッタ領域４９との間の上面部にポリシリコン膜により形成されたセルフアライメント用のマスクパターン５６を設けている。なお、図示の状態は、アルミニウム電極４７の形成後に、素子表面を保護するための保護膜５７を形成した状態で示している。
【００４６】
次に、上記構成の製造工程を順を追って説明する。まず、図９（ａ）に示すＳＯＩ基板５８を準備する。前述のように、下地基板となるシリコン基板３２は、例えば数百μｍの厚さを有するもので、この上に絶縁膜３３としてのシリコン酸化膜を介して高濃度ｎ型シリコン層３６および低濃度ｎ型シリコン層３７が積層形成されている。このＳＯＩ基板５８に、素子間分離用のトレンチ３８を形成する（同図（ｂ）参照）。トレンチ３８は、溝を形成すると共に、溝内部に絶縁膜を形成した後ポリシリコンなどで内部を充填して平坦化したものである。
【００４７】
次に、ｎ型ウェル４１の形成領域に対応してｎ型不純物をイオン注入により導入してイオン注入領域５９を形成し（同図（ｃ）参照）、同様にしてｐ型ウェル４０の形成領域に対応してｐ型不純物を導入してイオン注入領域６０を形成する（同図（ｄ）参照）。ｐ型ウェル４０の形成工程では、同時にバイポーラトランジスタ５３のｐ型のベース領域４８の形成領域に対応してイオン注入領域６１を形成する。
【００４８】
続いて、ドライブイン拡散を実施してイオン注入領域５９〜６１の不純物を拡散させてｐ型ウェル４０、ｎ型ウェル４１およびｐ型ベース領域４８を形成する（図１０（ｅ）参照）。この後、基板表面の所定位置にＬＯＣＯＳ３９を形成して（同図（ｆ）参照）、表面の素子間分離を行なう。次に、基板表面にゲート酸化膜４４を形成し、続いてポリシリコン膜によりゲート電極４５を形成する（同図（ｇ）参照）。
【００４９】
このとき、ポリシリコン膜をバイポーラトランジスタ５３の表面にもセルフアライメント用のマスクパターン５６として形成する。この場合、マスクパターン５６は、バイポーラトランジスタ５３のエミッタ領域４９と高濃度ｐ型ベース領域５０との間の間隔寸法ｄを設定できる程度の幅寸法で形成されている。
【００５０】
次に、ｎ型ウェル４１の領域内にｐ型のソース・ドレイン領域４３を形成すると共に、高濃度ｐ型ベース領域５４を形成するために、フォトレジスト６２によりパターニングを行なう（同図（ｈ）参照）。このとき、マスクパターン５６の部分では、フォトレジスト６２を少し後退させた位置に形成されるようにパターニングを行なう。これにより、フォトレジスト６２のアライメントの精度よりも高い精度で高濃度ｐ型ベース領域５４の端部の位置決めを行なうことができる。
【００５１】
この後、フォトレジスト６２の開口部分にｐ型の不純物をイオン注入により導入してｐ型ソース・ドレイン領域４３を形成すると共に高濃度ｐ型ベース領域５４を形成する（図１１（ｉ）参照）。フォトレジスト６２を剥離し（同図（ｊ）参照）、続いて、ｎ型ソース・ドレイン領域４２、高濃度ｎ型エミッタ領域４９、コレクタコンタクト領域５１を形成すべく、フォトレジスト６３をパターニングする（同図（ｋ）参照）。この場合においても、マスクパターン５６の部分では、フォトレジスト６３を少し後退させた位置に形成されるようにパターニングを行なう。続いて、ｎ型の不純物をイオン注入により導入してｎ型ソース・ドレイン領域４２、高濃度ｎ型エミッタ領域４９、コレクタコンタクト領域５１を形成する（同図（ｌ）参照）。
【００５２】
次に、フォトレジスト６３を剥離し（図１２（ｍ）参照）、ＢＰＳＧ膜により絶縁膜４６を形成し（同図（ｎ）参照）、フォトリソグラフィ処理によりコンタクトホールを形成すると共にアルミニウム電極４７を形成する（同図（ｏ）参照）。最後に、保護膜５７を形成して電極パッド部分に開口部を形成してウエハ工程が終了する（同図（ｐ）参照）。
【００５３】
上述のようにしてセルフアライメント用のマスクパターン５６を設けて、セルフアライメントにより高精度でエミッタ領域４９と高濃度ｐ型ベース領域５４との間の間隔寸法ｄを設定することができるので、工程能力の向上を図ることができ、さらに、このような工程を実施するのに、ＣＭＯＳＦＥＴ３４のゲート電極４５を形成するためのポリシリコン膜を利用することで、別途の工程を設ける必要がないので、低コストで実現することができるようになる。
【００５４】
（第４の実施形態）
図１３は、本発明の第４の実施形態を示すもので、第１の実施形態と異なるところは、ＢｉＣＭＯＳ６４におけるバイポーラトランジスタ６５の製造工程に関連した構造であり、具体的にはセルフアライメント用のマスクパターンとしてのエミッタ補助領域６６を設ける構成の部分である。
【００５５】
この構成では、エミッタ領域４９をｐ型ソース・ドレイン領域４２を形成する前に形成すると共に、ゲート絶縁膜４４を形成した後に、そのエミッタ領域４９に電気的に接続するエミッタ補助領域６６を形成する。このエミッタ補助領域６６は、ゲート電極４５の形成と同時にポリシリコン膜により形成するもので、ゲート絶縁膜４４のエミッタ領域４９に対応する部分にコンタクトホールを形成して電気的に接続し、その端部はエミッタ領域４９よりも所定寸法ｄ１だけ張り出した位置まで形成されている。
【００５６】
この後、高濃度ｐ型ベース領域５０を形成する際には、エミッタ補助領域６６をセルフアライメント用のマスクパターンとして機能させることにより不純物を導入すると、高濃度ｐ型ベース領域５０とエミッタ領域４９との間の間隔寸法ｄは、ｄ１よりも少し小さい寸法（ｄ＜ｄ１）になる。したがって、あらかじめ狭くなる分を考慮してエミッタ補助領域６６の張り出し寸法ｄ１を設定しておくことにより、所望の間隔寸法ｄを精度良く得ることができるようになる。
【００５７】
（第５の実施形態）
図１４は、本発明の第５の実施形態を示すもので、第１の実施形態と異なるところは、ＢｉＣＭＯＳ６７の構成として、バイポーラトランジスタ６８に加えてＤＭＯＳＦＥＴ６９を一体に設ける構成としているもので、そのＤＭＯＳＦＥＴ（Double Difused MOS FET）６９を形成する工程を利用してバイポーラトランジスタ６８の高濃度ｐ型ベース領域７０を形成しているところである。
【００５８】
ＤＭＯＳＦＥＴ６９は、ドレイン領域７１がＣＭＯＳＦＥＴ３４のｎ型ウェル４１と同時に形成され、この後、ＤＭＯＳＦＥＴ製造工程として、チャンネル形成用のｐ型領域７２が形成されている。このｐ型領域７２は、ｐ型ウェル４０よりも高い不純物濃度である。続いて、ゲート酸化膜およびゲート電極７３が形成され、この後、ｐ型チャネルコンタクト領域７４、ｎ型ソース領域７５およびドレインコンタクト領域７６が形成されたものである。
【００５９】
なお、ｐ型チャネルコンタクト領域７４とｎ型ソース領域７５との間にまたがるように形成されたアルミニウム電極４７がソース電極であり、ドレインコンタクト領域７６上に形成されたアルミニウム電極４７がドレイン電極である。ゲート電極７３は、図示しない部分から外部にゲート電極金属により電気的に接続された構成となっている。
【００６０】
上述のＤＭＯＳＦＥＴ６９の形成工程で、チャンネル形成用のｐ型領域７２を形成する関係から、この工程で、バイポーラトランジスタ６８のベース領域４８内に高濃度ｐ型ベース領域７０を形成することができる。これによって、別途に工程を設けることなく、バイポーラトランジスタ６８に高濃度ｐ型ベース領域７０を形成して、絶縁膜４６との界面部分を安定した状態として変動の少ない良好な特性とすることができるようになる。
【００６１】
（第６の実施形態）
図１５ないし図１７は、本発明の第６の実施形態を示すもので、第１の実施形態と異なるところは、素子形成工程終了後に実施する水素元素除去処理工程を実施することである。
【００６２】
高濃度ｐ型ベース領域５０とエミッタ領域４９の間の領域において、表面に形成されている絶縁膜４６との界面部分、すなわちシリコンＳｉと二酸化シリコンＳｉＯ２界面の正の固定電荷（図中「×」印部分）が変動する要因として、界面のシリコンのダングリングボンドと結合した水素原子がバイポーラトランジスタ６８をあるバイアス条件で駆動させることあるいは半導体の製造工程により変動することが挙げられる。
【００６３】
界面の水素原子は、保護膜５７をプラズマＣＶＤ法によるシリコン窒化膜（ＳｉＮ膜）を用いた場合など、膜中に多量の水素を含む膜を絶縁膜として使用していると、これが熱処理等を経ることでＳｉ−ＳｉＯ２界面付近まで拡散したものであることが知られている。この点に着目して、安定したバイポーラトランジスタ６８の特性を得るために、第１の実施形態の構成に加えて、水素原子の悪影響を低減させる処理を追加することでその特性の向上を図るものである。
【００６４】
この実施形態においては、図示のように、水素を含んだ膜つまり保護膜５７を形成して熱処理を行なった後に、紫外線（ＵＶ）照射工程を実施することで界面部分の水素原子にエネルギーを与えて除去する。この場合、素子形成領域上に形成する保護膜５７としては、紫外線がＳｉ−ＳｉＯ２界面まで十分に到達してエネルギーを与えることができる紫外線透過性を有するものとする必要がある。
【００６５】
このように、保護膜５７の形成および熱処理後に、紫外線を照射してＳｉ−ＳｉＯ２界面部分の水素原子を除去することで、より安定した特性のバイポーラトランジスタ６８を得ることができるようになる。図１６および図１７はその効果を示すもので、コレクタ電流Ｉｃに対する直流電流増幅率ｈFEの特性をプロットしている。紫外線照射を行なわないサンプル（サンプル数は１０個）では、通電前と３００時間の通電後とで図１６に示すように特性の変動が現れている。一方、図１７に示すように、紫外線を照射したサンプル（サンプル数は３個）すなわち本実施形態のものでは、通電前と３００時間の通電後とでほとんど特性の変動が見られないという結果が得られている。
【００６６】
なお、この実施形態では、第１の実施形態において用いた構成に適用した場合で説明したが、紫外線照射による効果は、従来タイプの構造（図２７に示した構造）である、高濃度ｐ型ベース領域とエミッタ領域との間隔が広い場合のものでも得ることができる。
【００６７】
（第７の実施形態）
図１８は、本発明の第７の実施形態を示すもので、第６の実施形態と異なるところは、ＢｉＣＭＯＳ７７として、ＥＰＲＯＭ７８を一体に形成したものに適用したところである。ＥＰＲＯＭ７８は、紫外線を照射して記憶内容を消去するように構成されているもので、この関係から、上記した実施形態と同様に保護膜５７として紫外線透過率の高い膜質を有するものが選定されている。
【００６８】
このＥＰＲＯＭ７７において、低濃度ｎ型シリコン層３７にｎ型ウェル４１と同様にしてｎ型ウェル７９が形成されており、そのｎ型ウェル７９内にｐ型ソース・ドレイン領域８０が形成されている。ゲート絶縁膜４４を介してフローティングゲート８１が形成されると共に、絶縁膜を介してさらにその上にコモンゲート８２が形成されており、一般的なＥＰＲＯＭの構造を採用している。
【００６９】
上記したように、ＢｉＣＭＯＳ７７として、ＥＰＲＯＭ７８を一体に有する構成として、その記憶内容の消去処理を行なう際には紫外線を一定時間照射するので、その都度バイポーラトランジスタ３５のベース領域４８と絶縁膜４６との界面の水素原子が除去されるようになり、より安定した動作特性を得る構成として動作するようになる。
【００７０】
（第８の実施形態）
図１９は、本発明の第８の実施形態を示すもので、第１の実施形態と異なるところは、エミッタ領域４９との間隔寸法ｄを１〜２μｍの範囲となるように高濃度ｐ型ベース領域５０を設ける構成に代えて、バイポーラトランジスタ８４に、水素透過防止膜としてのポリシリコン膜８５を形成したところである。
【００７１】
すなわち、第６の実施形態においては、保護膜５７中に存在する水素原子がＳｉ−ＳｉＯ２界面であるベース領域４８と絶縁膜４６との界面部分に達することでダングリングボンドに水素原子が結合してトランジスタ動作の変動を来すのを防止するために紫外線照射工程を実施することで解決しているが、この実施形態においては、保護膜５７（図示せず）中の水素原子がベース領域４８と絶縁膜４６との界面部分に達するのを阻止するようにポリシリコン膜８５を形成することでトランジスタの特性変動の防止を図るようにしたのである。
【００７２】
バイポーラトランジスタ８４は、ベース領域４８に従来と同等の構成のエミッタ領域４９およびベースコンタクト領域５０ａが形成された構成である。ただし、ベース領域４８が表面に露出する部分では、絶縁膜４４を介した表面部分に、水素透過防止膜としてのポリシリコン膜８５がエミッタ領域４９を取り囲むように形成されている。このポリシリコン膜８５は、ＣＭＯＳＦＥＴ３４の形成工程であるゲート電極４５の形成工程で同時に形成される。
【００７３】
このような本実施形態によれば、水素原子がベース領域４８の表面付近に進行してトランジスタ動作を不安定にするのを防止することができ、良好な特性のバイポーラトランジスタ８４を形成することができる。
【００７４】
（第９の実施形態）
図２０は、本発明の第９の実施形態を示すもので、第８の実施形態と異なるところは、バイポーラトランジスタ８６として、水素透過防止膜の機能を果たすポリシリコン膜によるエミッタ電極８７を設ける構成としたところである。すなわち、水素透過防止膜として上記した第８の実施形態では、ポリシリコン膜８５をフローティング状態に形成したのに対して、この実施形態においては、エミッタ領域４９に電気的に接続されるエミッタ電極８７として設けているところが構成上の特徴である。
【００７５】
このエミッタ電極８７は、ＣＭＯＳＦＥＴ３４（図示せず）の形成工程で、ゲート絶縁膜４４の形成後にエミッタコンタクトホールを形成し、続くゲート電極形成工程でポリシリコン膜を形成するときに同時に行なうことで形成される。エミッタ電極８７の端部は、ベースコンタクト領域５０ａの端部近傍まで延出するようにパターニングされる。これによって、ベース領域４８が表面に露出する部分はほぼエミッタ電極８７により覆われるようになり、絶縁膜４６あるいは保護膜５７（図示せず）から水素原子が侵入するのを阻止することができるようになり、安定した動作特性を得ることができるようになる。
【００７６】
（第１０の実施形態）
図２１は、本発明の第１０の実施形態を示すもので、第８の実施形態と異なるところは、バイポーラトランジスタ８８として、水素透過防止膜の機能を果たすようにベース電極に相当するアルミニウム電極４７ａを設ける構成としたところである。すなわち、ベース電極となるアルミニウム電極４７ａを同図（ａ），（ｂ）に示すようにベース領域４８の露出する表面を覆うように張り出して形成することで、この上部に形成される保護膜５７（図示せず）から侵入する水素原子を阻止する構成としている。そして、この実施形態においても、新たな工程を追加することなく第８の実施形態と同様の効果を得ることができる。
【００７７】
（第１１の実施形態）
図２２は、本発明の第１１の実施形態を示すもので、第１０の実施形態と異なるところは、バイポーラトランジスタ８９に、水素透過防止膜としてエミッタ電極に相当するアルミニウム電極４７ｂを設ける構成としたところである。同図（ａ），（ｂ）に示すように、アルミニウム電極４７ｂによりベース領域４８の露出する表面を覆うように張り出して形成することで、上述同様の作用効果を得ることができるものである。
【００７８】
（第１２の実施形態）
図２３は、本発明の第１２の実施形態を示すもので、第８の実施形態と異なるところは、バイポーラトランジスタ９０の水素透過防止膜として窒化シリコン膜９１を設ける構成としたところである。窒化シリコン膜９１は、ゲート酸化膜４４の形成後に、バイポーラトランジスタ９０の全面に形成するもので、この上に、絶縁膜４６や保護膜５７を形成する構成である。これにより、上述同様の作用効果を得ることができる。
【００７９】
（第１３の実施形態）
図２４ないし図２６は、上記構成のＢｉＣＭＯＳを使用すると好適する３つの応用回路例を示すもので、これらは、いずれもバイポーラトランジスタとしてのｎｐｎトランジスタをペアで使用すると共に、それらのバイアス条件が異なるにもかかわらず性能が均一であることが要求される回路の例である。
【００８０】
したがって、回路の性質上、動作させたときにペアのｎｐｎトランジスタ間でバイアス条件の違いに起因してトランジスタ特性の変動量が異なりペアとしての性能の均一性が崩れ易い条件が想定されるものである。このような回路においては、特に、上記第１ないし第１２に示したような構造を有するＢｉＣＭＯＳに形成したバイポーラトランジスタを用いることで、ペアで使用するｎｐｎトランジスタの性能の均一性が崩れるのを防止することができ、良好なパフォーマンスを得ることができるようになり、顕著な効果を得ることができる。
【００８１】
図２４に示す第１の応用回路９２は、入力電流Ｉｉｎに応じた出力電流Ｉｏｕｔを得るためのもので、入力段のカレントミラー回路は特性の揃ったトランジスタＴｒ１ａおよびＴｒ２ａのペアにより構成される。コレクタ・ベース間が短絡された入力側のトランジスタＴｒ１ａのコレクタ・エミッタ間電圧Ｖｃｅ１はベース・エミッタの順方向電圧Ｖｆに等しい（Ｖｃｅ１＝Ｖｆ）。また、出力側のトランジスタＴｒ２ａのコレクタ・エミッタ間電圧Ｖｃｅ２は、電源電圧ＶｃｃからトランジスタＴｒ３のベース・エミッタ間電圧Ｖｆを引いた電圧に等しい（Ｖｃｅ２＝Ｖｃｃ−Ｖｆ）。
【００８２】
したがって、Ｖｃｅ１とＶｃｅ２とは一般的に等しくないので、バイアス条件が異なることになる。このような条件で駆動されると、従来構成のトランジスタを使用した場合には、ペアで使用するトランジスタＴｒ１ａとＴｒ２ａとの間で動作特性の変動量が異なり、性能の均一性が崩れる傾向にある。このような回路９２において、ペアのトランジスタＴｒ１ａおよびＴｒ２ａとして、上記した各実施形態で示したようなバイポーラトランジスタを用いることで良好な動作特性を維持させることができるようになる。
【００８３】
図２５に示す第２の応用回路９３は、バンドギャップ回路を利用して基準電圧として例えば１．３Ｖの出力電圧を得るようにしたものである。この応用回路９３では、バンドギャップ回路９４の部分で、トランジスタＴｒ１ｂとＴｒ２ｂとが異なる電流が供給され、トランジスタＴｒ１ａのエミッタに介在される抵抗Ｒ３（抵抗値Ｒ３（Ω））の電圧降下分によって、トランジスタＴｒ１ｂおよびＴｒ２ｂの各ベース・エミッタ間電圧Ｖｂｅ１およびＶｂｅ２との間には次の関係が成立する。
Ｖｂｅ２−Ｖｂｅ１＝Ｒ３×ｉ
（ただし、ｉは抵抗Ｒ３を流れる電流値である）
したがって、これらのトランジスタＴｒ１ｂ，Ｔｒ２ｂについてもペアで使用するトランジスタでありながら駆動条件が異なるので、上記各実施形態で示したバイポーラトランジスタを用いることで安定した良好な動作特性を維持させることができるようになる。
【００８４】
図２６に示す第３の応用回路９５は、同じくバンドギャップ回路を利用して基準電圧Ｖｒｅｆを発生させるようにしたものである。この応用回路９５では、バンドギャップ回路を構成するペアのトランジスタＴｒ１ｃおよびＴｒ２ｃの動作条件が次のように設定され、オペアンプＯｐ１の各入力端子にはトランジスタＴｒ２ｃのコレクタ電位およびベース電位が入力されるようになっている。
Ｖｂｅ１＝Ｖｃｅ１＝Ｖｃｅ２＋Ｒ３×ｉ２
ｉ１／ｉ２＝Ｒ２／Ｒ３
したがって、これらのトランジスタＴｒ１ｃ，Ｔｒ２ｃについても上述同様にして異なる条件下で駆動されることから、上記各実施形態で示したバイポーラトランジスタを用いることで安定した良好な動作特性を維持させることができるようになる。
【００８５】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形また拡張できる。
各実施形態のものを単独で適用することもできるし、組み合わせによる複合的な適用をすることもできる。例えば、高濃度ｐ型ベース領域５０を形成する第１ないし第５の実施形態に相当する第１グループと、紫外線照射工程を実施する第６および第７の実施形態に相当する第２グループと、水素透過防止膜を形成する第８ないし第１２の実施形態に相当する第３グループとでは、それぞれ、第１ないし第３のグループ間で併用した実施形態を採用することができる。
【００８６】
ＳＯＩ基板を用いてトレンチにより分離する構成のものについて説明したが、接合分離の構成を採用したものに適用することもできる。
【００８７】
第８の実施形態では、エミッタ領域４９の周囲に水素透過防止膜としてのポリシリコン膜８５を取り囲むように形成する構成としたが、エミッタ領域４９をＬＯＣＯＳ３９側に接するように形成してこれを三方から取り囲むようにポリシリコン膜を形成しても良い。
【００８８】
第１０および第１１の実施形態では、ベース電極４７ａあるいはエミッタ電極４７ｂとなるアルミニウム電極４７の一方を張り出すように形成した場合について説明したが、ベース電極およびエミッタ電極の双方のアルミニウム電極４７を張り出すように構成することもできる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す模式的な縦断側面図
【図２】ベース電圧に対するコレクタ電流およびベース電流のガンメル特性を示す図
【図３】ベース表面濃度に対する直流電流増幅率の特性図（電荷の有無に対応）
【図４】高濃度ｐ型ベース領域とエミッタ領域との間隔寸法に対する直流電流増幅率の特性図
【図５】高濃度ｐ型ベース領域とエミッタ領域との間隔寸法に対する直流電流増幅率の特性図（電荷の有無に対応）
【図６】高濃度ｐ型ベース領域とエミッタ領域との間隔寸法に対する逆方向耐圧の特性図
【図７】高濃度ｐ型ベース領域とエミッタ領域との間隔寸法をパラメータとした通電経過時間に対する出力電圧の変動量の推移を示す特性図
【図８】本発明の第２の実施形態を示す図１相当図（ａ），（ｃ）と、バイポーラトランジスタの平面図（ｂ），（ｄ）
【図９】本発明の第３の実施形態を示す製造工程の各段階における模式的断面図（その１）
【図１０】製造工程の各段階における模式的断面図（その２）
【図１１】製造工程の各段階における模式的断面図（その３）
【図１２】製造工程の各段階における模式的断面図（その４）
【図１３】本発明の第４の実施形態を示すバイポーラトランジスタ部分の模式的断面図
【図１４】本発明の第５の実施形態を示す図１相当図
【図１５】本発明の第６の実施形態を示す図１相当図
【図１６】紫外線非照射の場合のコレクタ電流に対する直流電流増幅率の特性図
【図１７】紫外線照射の場合の図１６相当図
【図１８】本発明の第７の実施形態を示す図１相当図
【図１９】本発明の第８の実施形態を示す図８相当図
【図２０】本発明の第９の実施形態を示す図１３相当図
【図２１】本発明の第１０の実施形態を示す図１３相当図（ａ）と、平面図（ｂ）
【図２２】本発明の第１１の実施形態を示す図２１相当図
【図２３】本発明の第１２の実施形態を示す図１３相当図
【図２４】本発明の第１３の実施形態を示す第１の応用回路の回路図
【図２５】第２の応用回路の回路図
【図２６】第３の応用回路の回路図
【図２７】従来例を示す図１相当図
【図２８】製造工程の各段階における模式的縦断側面図
【符号の説明】
３１，５２，５５，６４，６７，７７，８３はＢｉＣＭＯＳ（半導体装置）、３４はＣＭＯＳ、３４ａはｐチャンネルＭＯＳＦＥＴ、３４ｂはｎチャンネルＭＯＳＦＥＴ、３５，５３，６５，６８，８４，８６，８８，８９，９０はバイポーラトランジスタ、３８はトレンチ、３９はＬＯＣＯＳ、４０はｐ型ウェル、４１はｎ型ウェル、４２はｎ型ソース・ドレイン領域、４３はｐ型ソースドレイン領域、４４はゲート絶縁膜、４５はゲート電極、４６は絶縁膜、４７はアルミニウム電極、４７ａはベース電極（水素透過防止膜）、４７ｂはエミッタ電極（水素透過防止膜）、４８はベース領域、４９はエミッタ領域、５０，５４，７０は高濃度ｐ型ベース領域（高濃度領域）、５１はコレクタコンタクト領域、５６はマスクパターン（アライメントマスクパターン）、５７は保護膜、５８はＳＯＩ基板、６２，６３はフォトレジスト、６６はエミッタ補助領域（アライメントマスクパターン）、６９はＤＭＯＳＦＥＴ、７２はチャンネル領域、７３はゲート電極、７８はＥＰＲＯＭ、８１はフローティングゲート電極、８２はコモンゲート電極、８５はポリシリコン膜（水素透過防止膜）、８７はエミッタ電極、９１は窒化シリコン膜（水素透過防止膜）、９２は第１の応用回路、９３は第２の応用回路、９４はバンドギャップ回路、９５は第３の応用回路である。

Claims (22)

  1. 同一基板上にＣＭＯＳＦＥＴ及びバイポーラトランジスタを一体に形成するものであって、前記ＣＭＯＳＦＥＴのウェル領域及びソース・ドレイン形成工程を利用して前記バイポーラトランジスタを形成するようにした半導体装置の製造方法において、
    前記ＣＭＯＳＦＥＴの一方のウェル領域の形成工程で前記バイポーラトランジスタのベース領域を形成し、
    前記ＣＭＯＳＦＥＴの他方のＭＯＳＦＥＴのソース・ドレイン領域形成工程で前記バイポーラトランジスタのエミッタ領域の周囲を囲む前記ベース領域の表面に同じ導電型の不純物を導入して高濃度領域を形成し、
    前記バイポーラトランジスタの前記ベース領域とその表面に形成された絶縁膜との間に介在される電荷を低減すべく前記基板の表面に紫外線を照射する紫外線照射工程を実施することを特徴とする半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記ＣＭＯＳＦＥＴの一方のＭＯＳＦＥＴのソース・ドレイン領域の形成工程で同時に前記バイポーラトランジスタの前記エミッタ領域を形成することを特徴とする半導体装置の製造方法。
  3. 請求項２に記載の半導体装置の製造方法において、
    前記ＣＭＯＳＦＥＴのゲート電極の形成工程で同時に前記バイポーラトランジスタの前記エミッタ領域と前記高濃度領域との間の表面に位置するようにアライメントマスクパターンを形成し、
    前記エミッタ領域及び前記高濃度領域の形成工程では、前記アライメントマスクパターンを不純物導入時のマスク材として用いることを特徴とする半導体装置の製造方法。
  4. 請求項１に記載の半導体装置の製造方法において、
    前記ベース領域内に前記バイポーラトランジスタの前記エミッタ領域を形成し、
    前記バイポーラトランジスタの表面に前記絶縁膜を形成し、
    前記ＣＭＯＳＦＥＴのゲート電極の形成工程で同時に前記エミッタ領域に電気的に接続するエミッタ補助領域をそのエミッタ領域から所定寸法だけ延出した状態に形成し、
    前記ＣＭＯＳＦＥＴの他方のＭＯＳＦＥＴのソース・ドレイン領域の形成工程で同時に前記エミッタ補助領域を不純物導入時のマスクパターンとして用いて前記高濃度領域を形成することを特徴とする半導体装置の製造方法。
  5. 請求項１ないし４のいずれかに記載の半導体装置の製造方法において、
    前記バイポーラトランジスタの前記エミッタ領域及び前記高濃度領域の形成工程では、それらエミッタ領域及び高濃度領域の間隔寸法が２μｍ以下となるように配置形成することを特徴とする半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法において、
    前記バイポーラトランジスタの前記エミッタ領域と前記高濃度領域との間の間隔寸法が１μｍ以上となるように配置形成することを特徴とする半導体装置の製造方法。
  7. 同一基板上にＣＭＯＳＦＥＴ、ＤＭＯＳＦＥＴ及びバイポーラトランジスタを一体に形成するものであって、前記ＣＭＯＳＦＥＴのウェル領域及びソース・ドレイン形成工程を利用して前記バイポーラトランジスタを形成するようにした半導体装置の製造方法において、
    前記ＣＭＯＳＦＥＴの一方のウェル領域の形成工程で同時に前記バイポーラトランジスタのベース領域を形成し、
    前記ＤＭＯＳＦＥＴのチャネル領域の形成工程において前記バイポーラトランジスタのエミッタ領域を含む前記ベース領域の表面に同じ導電型の不純物を導入して高濃度領域を形成することを特徴とする半導体装置の製造方法。
  8. 同一基板上にＣＭＯＳＦＥＴ及びバイポーラトランジスタを一体に形成するものであって、前記ＣＭＯＳＦＥＴのウェル領域及びソース・ドレイン形成工程を利用して前記バイポーラトランジスタを形成するようにした半導体装置の製造方法において、
    前記ＣＭＯＳＦＥＴの一方のウェル領域の形成工程で同時に前記バイポーラトランジスタのベース領域を形成し、
    前記バイポーラトランジスタの前記ベース領域とその表面に形成された絶縁膜との間に介在される電荷を低減すべく前記基板の表面に紫外線を照射する紫外線照射工程を実施することを特徴とする半導体装置の製造方法。
  9. 請求項１ないし６及び８のいずれかに記載の半導体装置の製造方法において、
    前記基板上にＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）が形成される構成の半導体装置を製造する場合においては、
    紫外線を透過可能な保護膜を前記基板の表面に形成する工程を実施し、
    この後、前記紫外線照射工程を実施することを特徴とする半導体装置の製造方法。
  10. 同一基板上にＣＭＯＳＦＥＴ及びバイポーラトランジスタを一体に形成するものであって、前記ＣＭＯＳＦＥＴのウェル領域及びソース・ドレイン形成工程を利用して前記バイポーラトランジスタを形成するようにした半導体装置の製造方法において、
    前記ＣＭＯＳＦＥＴの一方のウェル領域の形成工程で同時に前記バイポーラトランジスタのベース領域を形成し、
    前記バイポーラトランジスタの前記ベース領域の表面に絶縁膜を形成した後に、そのベース領域の少なくとも前記ウェル領域と同じ濃度の低濃度領域の上面を覆うように水素透過防止膜を形成し、
    前記バイポーラトランジスタの前記ベース領域とその表面に形成された絶縁膜との間に介在される電荷を低減すべく前記基板の表面に紫外線を照射する紫外線照射工程を実施することを特徴とする半導体装置の製造方法。
  11. 同一基板上にＣＭＯＳＦＥＴ及びバイポーラトランジスタを一体に形成するものであって、前記ＣＭＯＳＦＥＴのウェル領域及びソース・ドレイン形成工程を利用して前記バイポーラトランジスタを形成するようにした半導体装置の製造方法において、
    前記ＣＭＯＳＦＥＴの一方のウェル領域の形成工程で同時に前記バイポーラトランジスタのベース領域を形成し、
    前記バイポーラトランジスタの前記ベース領域の表面に絶縁膜を形成した後に、そのベース領域の少なくとも前記ウェル領域と同じ濃度の低濃度領域の上面を覆うように水素透過防止膜を形成し、
    前記水素透過防止膜を、前記バイポーラトランジスタに形成する電極金属の形成工程で、その一部を前記ベース領域の少なくとも前記低濃度領域の上面を覆うように設けることで形成することを特徴とする半導体装置の製造方法。
  12. 請求項１０に記載の半導体装置の製造方法において、
    前記水素透過防止膜の形成を、ＣＭＯＳＦＥＴのゲート電極の形成工程で多結晶シリコンを用いて形成することを特徴とする半導体装置の製造方法。
  13. 請求項１２に記載の半導体装置の製造方法において、
    前記ベース領域内に前記バイポーラトランジスタのエミッタ領域を形成し、
    前記バイポーラトランジスタの表面に前記絶縁膜を形成し、
    前記ＣＭＯＳＦＥＴのゲート電極の形成工程で同時に前記エミッタ領域に電気的に接続するエミッタ補助領域をそのエミッタ領域から所定寸法だけ延出することにより前記水素透過防止膜として機能するように形成することを特徴とする半導体装置の製造方法。
  14. 請求項１１に記載の半導体装置の製造方法において、
    前記水素透過防止膜を、前記バイポーラトランジスタのベース電極の一部を延出することで形成することを特徴とする半導体装置の製造方法。
  15. 請求項１１に記載の半導体装置の製造方法において、
    前記水素透過防止膜を、前記バイポーラトランジスタのエミッタ電極の一部を延出することで形成することを特徴とする半導体装置の製造方法。
  16. 請求項１０に記載の半導体装置の製造方法において、
    前記水素透過防止膜を窒化シリコン膜により形成することを特徴とする半導体装置の製造方法。
  17. 請求項１ないし１６のいずれかに記載の半導体装置の製造方法において、
    前記基板は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いることを特徴とする半導体装置の製造方法。
  18. 同一基板上にＣＭＯＳＦＥＴ、ＤＭＯＳＦＥＴ及びバイポーラトランジスタが設けられた構成の半導体装置において、
    前記バイポーラトランジスタのベース領域は、前記ＣＭＯＳＦＥＴの一方のウェル領域と同じ導電型で同じ不純物濃度に設定され、
    前記バイポーラトランジスタの前記ベース領域の表面で、エミッタ領域を含むように、且つ前記ベース領域と同じ導電型でその不純物濃度よりも高く且つ前記ＤＭＯＳＦＥＴのチャンネル領域と同じ不純物濃度に設定された高濃度領域が形成されていることを特徴とする半導体装置。
  19. 同一基板上にＣＭＯＳＦＥＴ及びバイポーラトランジスタが設けられた構成の半導体装置において、
    前記バイポーラトランジスタのベース領域は、前記ＣＭＯＳＦＥＴの一方のウェル領域と同じ導電型で同じ不純物濃度に設定され、
    前記バイポーラトランジスタの前記ベース領域の少なくとも前記ウェル領域と同じ濃度の低濃度領域の上面に、絶縁膜を介した状態で形成する水素透過防止膜として、前記バイポーラトランジスタに形成する金属電極の一部を前記ベース領域の少なくとも前記低濃度領域の上面を覆うように設けたことを特徴とする半導体装置。
  20. 請求項１９に記載の半導体装置において、
    前記水素透過防止膜として前記バイポーラトランジスタに形成する金属電極の一部は、前記バイポーラトランジスタのベース電極の一部を延出する構成とすることにより設けていることを特徴とする半導体装置。
  21. 請求項１９に記載の半導体装置において、
    前記水素透過防止膜として前記バイポーラトランジスタに形成する金属電極の一部は、前記バイポーラトランジスタのエミッタ電極の一部を延出する構成とすることにより設けていることを特徴とする半導体装置。
  22. 請求項１８ないし２１のいずれかに記載の半導体装置において、
    前記基板は、ＳＯＩ基板を用いた構成であることを特徴とする半導体装置。
JP2001341906A 2001-11-07 2001-11-07 半導体装置の製造方法および半導体装置 Expired - Fee Related JP4003438B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2001341906A JP4003438B2 (ja) 2001-11-07 2001-11-07 半導体装置の製造方法および半導体装置
US10/289,220 US6803634B2 (en) 2001-11-07 2002-11-07 Stabilization in device characteristics of a bipolar transistor that is included in a semiconductor device with a CMOSFET
US10/929,621 US20050023644A1 (en) 2001-11-07 2004-08-31 Stabilization in device characteristics of a bipolar transistor that is included in a semiconductor device with a CMOSFET

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001341906A JP4003438B2 (ja) 2001-11-07 2001-11-07 半導体装置の製造方法および半導体装置

Publications (2)

Publication Number Publication Date
JP2003142613A JP2003142613A (ja) 2003-05-16
JP4003438B2 true JP4003438B2 (ja) 2007-11-07

Family

ID=19155854

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001341906A Expired - Fee Related JP4003438B2 (ja) 2001-11-07 2001-11-07 半導体装置の製造方法および半導体装置

Country Status (2)

Country Link
US (2) US6803634B2 (ja)
JP (1) JP4003438B2 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6949424B2 (en) * 2003-08-28 2005-09-27 Texas Instruments Incorporated Single poly-emitter PNP using DWELL diffusion in a BiCMOS technology
US6972466B1 (en) * 2004-02-23 2005-12-06 Altera Corporation Bipolar transistors with low base resistance for CMOS integrated circuits
JP2005252158A (ja) * 2004-03-08 2005-09-15 Yamaha Corp バイポーラトランジスタとその製法
US7095094B2 (en) * 2004-09-29 2006-08-22 Agere Systems Inc. Multiple doping level bipolar junctions transistors and method for forming
US7838369B2 (en) 2005-08-29 2010-11-23 National Semiconductor Corporation Fabrication of semiconductor architecture having field-effect transistors especially suitable for analog applications
US7419863B1 (en) 2005-08-29 2008-09-02 National Semiconductor Corporation Fabrication of semiconductor structure in which complementary field-effect transistors each have hypoabrupt body dopant distribution below at least one source/drain zone
US20080001234A1 (en) * 2006-06-30 2008-01-03 Kangguo Cheng Hybrid Field Effect Transistor and Bipolar Junction Transistor Structures and Methods for Fabricating Such Structures
KR100734327B1 (ko) * 2006-07-18 2007-07-02 삼성전자주식회사 서로 다른 두께의 게이트 절연막들을 구비하는 반도체소자의 제조방법
US7592273B2 (en) * 2007-04-19 2009-09-22 Freescale Semiconductor, Inc. Semiconductor device with hydrogen barrier and method therefor
US8030151B2 (en) 2009-03-27 2011-10-04 National Semiconductor Corporation Configuration and fabrication of semiconductor structure having bipolar junction transistor in which non-monocrystalline semiconductor spacing portion controls base-link length
US8669644B2 (en) * 2009-10-07 2014-03-11 Texas Instruments Incorporated Hydrogen passivation of integrated circuits
US8648443B2 (en) 2010-10-20 2014-02-11 Freescale Semiconductor, Inc. Bipolar transistor with improved stability
JP5755939B2 (ja) * 2011-05-24 2015-07-29 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
US8748981B2 (en) * 2012-09-07 2014-06-10 Freescale Semiconductor, Inc. Semiconductor device and related fabrication methods
US9070576B2 (en) 2012-09-07 2015-06-30 Freescale Semiconductor Inc. Semiconductor device and related fabrication methods
US9385229B2 (en) 2014-09-24 2016-07-05 Freescale Semiconductor, Inc. Semiconductor device with improved breakdown voltage
US9306060B1 (en) 2014-11-20 2016-04-05 Freescale Semiconductor Inc. Semiconductor devices and related fabrication methods
JP6619187B2 (ja) * 2015-09-18 2019-12-11 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4637125A (en) * 1983-09-22 1987-01-20 Kabushiki Kaisha Toshiba Method for making a semiconductor integrated device including bipolar transistor and CMOS transistor
JPS60144962A (ja) 1984-01-09 1985-07-31 Nec Corp モノリシツク集積回路
US5324982A (en) * 1985-09-25 1994-06-28 Hitachi, Ltd. Semiconductor memory device having bipolar transistor and structure to avoid soft error
US4984200A (en) * 1987-11-30 1991-01-08 Hitachi, Ltd. Semiconductor circuit device having a plurality of SRAM type memory cell arrangement
JPH01282857A (ja) * 1988-05-10 1989-11-14 Seiko Epson Corp 半導体装置及びその製造方法
JP2545953B2 (ja) 1988-10-06 1996-10-23 日本電気株式会社 半導体装置
IT1235843B (it) * 1989-06-14 1992-11-03 Sgs Thomson Microelectronics Dispositivo integrato contenente strutture di potenza formate con transistori ldmos complementari, strutture cmos e pnp verticali con aumentata capacita' di supportare un'alta tensione di alimentazione.
JP3226053B2 (ja) * 1992-06-03 2001-11-05 富士電機株式会社 半導体装置の製造方法
US5326710A (en) * 1992-09-10 1994-07-05 National Semiconductor Corporation Process for fabricating lateral PNP transistor structure and BICMOS IC
US5374569A (en) * 1992-09-21 1994-12-20 Siliconix Incorporated Method for forming a BiCDMOS
US5441903A (en) * 1993-12-03 1995-08-15 Texas Instruments Incorporated BiCMOS process for supporting merged devices
JP3399186B2 (ja) * 1995-10-13 2003-04-21 ソニー株式会社 不揮発性半導体記憶装置の製造方法
KR100190029B1 (ko) * 1996-03-19 1999-06-01 윤종용 바이씨모스 에스램 소자의 제조방법
JP3545583B2 (ja) * 1996-12-26 2004-07-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP3321553B2 (ja) * 1997-10-08 2002-09-03 松下電器産業株式会社 Ｂｉ−ＣＭＯＳ集積回路装置の製造方法
US6093613A (en) * 1998-02-09 2000-07-25 Chartered Semiconductor Manufacturing, Ltd Method for making high gain lateral PNP and NPN bipolar transistor compatible with CMOS for making BICMOS circuits
US5911104A (en) * 1998-02-20 1999-06-08 Texas Instruments Incorporated Integrated circuit combining high frequency bipolar and high power CMOS transistors
US6352887B1 (en) * 1998-03-26 2002-03-05 Texas Instruments Incorporated Merged bipolar and CMOS circuit and method
US6225181B1 (en) * 1999-04-19 2001-05-01 National Semiconductor Corp. Trench isolated bipolar transistor structure integrated with CMOS technology
US6365932B1 (en) * 1999-08-20 2002-04-02 Denso Corporation Power MOS transistor
US6492211B1 (en) * 2000-09-07 2002-12-10 International Business Machines Corporation Method for novel SOI DRAM BICMOS NPN

Also Published As

Publication number Publication date
US6803634B2 (en) 2004-10-12
US20050023644A1 (en) 2005-02-03
JP2003142613A (ja) 2003-05-16
US20030085414A1 (en) 2003-05-08

Similar Documents

Publication Publication Date Title
JP4003438B2 (ja) 半導体装置の製造方法および半導体装置
US7598128B2 (en) Thin silicon-on-insulator double-diffused metal oxide semiconductor transistor
US5872037A (en) Method for manufacturing a vertical mosfet including a back gate electrode
US7592669B2 (en) Semiconductor device with MISFET that includes embedded insulating film arranged between source/drain regions and channel
JP3110262B2 (ja) 半導体装置及び半導体装置のオペレーティング方法
US20020005559A1 (en) Lateral semiconductor device
JPH0982814A (ja) 半導体集積回路装置及びその製造方法
JPH053206A (ja) オフセツトゲート構造トランジスタおよびその製造方法
US4893164A (en) Complementary semiconductor device having high switching speed and latchup-free capability
US7713821B2 (en) Thin silicon-on-insulator high voltage auxiliary gated transistor
US6563193B1 (en) Semiconductor device
JPS59121976A (ja) 半導体装置
JP3230184B2 (ja) 半導体装置の製造方法
JP3761162B2 (ja) バイポーラトランジスタ及びこれを用いた半導体装置
JPS5835966A (ja) 相補ｍｉｓトランジスタの製造方法
KR20080028809A (ko) 파워 ｍｏｓｆｅｔ 및 파워 ｍｏｓｆｅｔ를 포함하는반도체 장치, 및 파워 ｍｏｓｆｅｔ의 제조 방법
JPH0414262A (ja) 半導体装置及びその製造方法
JP3424146B2 (ja) 半導体装置およびその製造方法
JPH1126769A (ja) Ｎ型ｍｏｓｆｅｔ及びその製造方法
JPH07221291A (ja) 半導体装置及びその製造方法
JP2687489B2 (ja) 半導体装置
JPH0330371A (ja) 半導体装置
JPH1126766A (ja) Ｍｏｓ型電界効果トランジスタおよびその製造方法
JPH04115537A (ja) 半導体装置の製造方法
JPH0789572B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070330

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070424

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070619

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20070712

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070731

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070813

R150 Certificate of patent or registration of utility model

Ref document number: 4003438

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100831

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100831

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110831

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120831

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130831

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees