JPH0414262A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ＭＯ３型電界効果トランジスタを有する半導体装置及び
その製造方法に関し、 Ｓｏｌ基板上層の半導体膜のフローティング領域におけ
る少数キャリアの蓄積を防止し・、ドレイン電流・電圧
特性におけるキンクの発注、或いは横型寄生バイポーラ
効果による耐圧の低下を抑制することを目的とし、 Ｓ○■基板の上層の一導電型半導体膜の上に絶縁膜を介
して形成されるゲート電極と、前記一導電型半導体膜の
うち前記ゲート電極の一側方に形成された第一の反対導
電型拡散層と、他側方に形成された導電性の金属半導体
化合物層と、前記ゲート電極下方に位置する前記一導電
型半導体膜と前記金属半導体化合物層の間に、前記第一
の反対導電型拡散層よりも狭く形成された第二の反対導
電型拡散層とを含み構成する。

〔産業上の利用分野〕

本発明は、半導体装置及びその製造方法に関し、より詳
しくは、ＭＯ３型電界効果トランジスタを有する半導体
装置及びその製造方法に関する。

〔従来の技術〕

薄膜ＭＯ５型電界効果トランジスタ（ＭＯＳＦＥＴ）は
、第５図に示すように、Ｓ○Ｉ　（ｓｉｌｉｃｏｎｏｎ
−ｉｎｓｕｌａｔｏｒ）基板ａの素子形成半導体層すの
上にゲート酸化膜Ｃを介してゲート電極ｄを形成すると
ともに、ゲート電極ｄの両脇にＳｏ１基板の絶縁膜ｅに
達する゛か−スｆ、ドレインｇを形成した構造を有して
いる。

二のような薄膜ＭＯ３型電界効果トランジスタによれば
、バルク中に形成した一般的なＭＯＳＦＥＴに比べて、
闇値電圧の低下やバンチスルーといったショートチャネ
ル効果が小さく、垂直電界緩和による電界効果移動度が
増大したり、或いはピンチオフ電圧が上昇するためにド
レイン電流が増大し、また、その底面が絶縁膜ｅによっ
て遮られるために完全素子分離が可能であり、ＣＭＯ５
ＦＥＴにおけるラッチアップ現象を防くことも可能とな
って高集積化が図れるといった利点がある。

〔発明が解決しようとする課題］ しかしながら、薄膜ＭＯ３ＦＥＴにおいては、ドレイン
ｇ近傍でインパクトイオン化によって発生する少数キャ
リアが素子形成半導体層すのフローティング領域に蓄積
されて、素子形成半導体層すの変動を引き起こすために
、ドレイン電流−電圧特性におけるキンクや横型寄生バ
イポーラ効果による耐圧低下環が生しるといった問題が
ある。

これに対しては、ソースｆ、ドレインｇを第５図のよう
なＬＤＤ構造とすることによってインパクトイオン化に
よる少数キャリアの発生を小さくすることが行われてい
るが、このＬＤＤ構造によっても少数キャリアの蓄積を
完全になくすことはできず、素子形成半導体層すの電位
変動といった問題は依然として解消されていない。

本発明はこのような問題に鑑みてなされたものであって
、半導体膜のフローティング領域における少数キャリア
の蓄積を防止し、ドレイン電流・電圧特性におけるキン
クの発生や横型寄生ノ＼イポーラ効果による耐圧の低下
を抑制することができる半導体装置及びその製造方法を
提供することを目的とする。

〔課題を解決するための手段］ 上記した課題は、第１図に例示するように、ＳＯＩ基板
１の上層の一導電型半導体膜ＩＣの上に絶縁膜２を介し
て形成されるゲート電極３と、前記−ｉｘ電型半導体膜
ＩＣのうち前記ゲート電極３の一側方に形成された第一
の反対導電型拡散層４と、他側方に形成された導電性の
金属半導体化合物層５と、前記ゲート電極３下方に位置
する前記一導電型半導体膜ＩＣと前記金属半導体化合物
層５の間に、前記第一の反対導電型拡散層４よりも狭く
形成された第二の反対導電型拡散層６とによって構成さ
れるＭＯＳトランジスタを備えたことを特徴とする半導
体装置、 または、第２図に例示するように、ＳＯＩ基板１上層の
一導電型半導体膜ＩＣの上に絶縁膜２を介してゲート電
極３を形成する工程と、前記一導電型半導体膜ＩＣのう
ちゲート電極３の両側にイオンを注入して反対導電型拡
散層４．６を形成する工程と、ゲート電極３の少なくと
も一側に絶縁膜８を付着する工程と、該絶縁膜８の下方
にある前記反対導電型拡散層６の表面に金属を堆積し、
該金属とその下の前記反対導電型拡散層６とを加熱して
導電性の金属半導体化合物層５を形成する工程とを有す
ることを特徴とする半導体装置の製造方法によって達成
する。

（作　用］ 本発明によれば、ゲート電極３の両側に設けた反対導電
型拡散層４．６のうち少なくとも一方の表面の一部領域
に金属を積層し、これらを加熱して化合物化することに
よって、反対導電型拡散層６の内部に金属半導体化合物
層５を形成するとともに、ゲート電極３下方に位置する
一導電型半導体膜１ｃと金属半導体化合物層５の間に狭
い反対導電型拡散層６が存在するようにしている。

したがって、狭い反対導電型拡散層６と一導電型半導体
膜ＩＣとのＰＮ接合が金属半導体化合物層５に接近する
ために、接合リーク電流が大きくなる。

このため、反対導電型拡散層４．６がｎ型不純物を含む
ｎチャ茅ル型のトランジスタの場合に、反対導電型拡散
層４から金属半導体化合物層５に電流を流すと、反対導
電型拡散層４の接合近傍でインパクトイオン化によって
少数キャリアが発生する。発生したキャリアは電界ドリ
フトと拡散によって一導電型半導体膜１ｃのフローティ
ング領域に流れ込んでいく。一導電半導体膜ＩＣと反対
導電型拡散層６の間の接合リーク電流が大きいため、一
導電型半導体膜１ｃのフローティング領域に流れ込んだ
少数キャリアは、そのまま反対導電型拡散層６から金属
半導体化合物５へと流れて行く。

また、幅の広い反対導電型層４においては、トランジス
タ特性に有害な多数キャリアのリーク電流は増加しない
。

これにより、一導電型半導体膜１ｃのフローティング領
域における少数キャリアの蓄積が抑制され、ドレイン電
流−電圧特性におけるキンクや横型寄生バイポーラトラ
ンジスタ効果による耐圧低下が防止される。

しかも、本発明では拡散層の内部に金属半導体化合物層
を形成しているために、その上に設けられる電極とのコ
ンタクト抵抗を低減することになる。

〔実施例〕

そこで、以下に本発明の詳細を図面に基づいて説明する
。

（ａ）本発明の第１実施例の説明 第１図は、本発明の第１実施例を示す製置の断面図であ
って、図中符号１は、支持基板１ａ、埋込絶縁膜１ｂ、
膜厚５００〜２，０００人のＰ型シリコン膜１ｃからな
るＳＯＩ基板で、そのシリコン膜１ｃの上にほの絶縁膜
２を介してゲート電極３が設けられ、また、シリコン膜
ＩＣのうちゲート電極３の一側にはドレインとなる第一
のＮ゛型型数散層４埋込絶縁膜１ｂに達するまで形成さ
れ、他側には金属シリサイド層５が埋込絶縁膜１ｂまで
形成され、さらに、ゲート電極３の直下のシリコン膜１
ｃと金属シリサイド層５と間には、ソースとなる幅０．
１μｍの第二〇Ｎ゛型拡散拡散層６成されており、これ
によって、ＭＯＳ）ランジスタが構成されている。この
場合、ゲート電極３下方のシリコン膜１ｃはチャネル形
成領域７となっている。

なお、図中符号８は、ゲート電極３の側部に形成された
ＳｉＯ□よりなるサイドウオールを示している。

次に、上記した実施例の作用について説明する。

上記実施例において、Ｓｏｌ基板１のシリコン膜１ｃに
形成された金属シリサイド層５を接地する一方、チャネ
ル形成領域７を挟んで金属シリサイド層５に対向する拡
散層４に電ａ電圧Ｖｄｄを印加する。

そして、ゲート電極３に所定の電圧を印加すると、チャ
フル形成領域７のＰ型シリコン膜１ｃが反転してチャネ
ルとなり、ソースとなる拡散層６からドレインとなる他
方の拡散層６に電子が移動する。この場合、ドレインと
なる拡散層４の近傍でインパクトイオン化によって少数
キャリアの正孔が発生し、これが電界ドリフトと拡散に
よってチャネル形成領域７の下に存在するフローティン
グ領域に移動するが、ソースとなるＮ゛型型数散層６幅
が狭く形成されているために、拡散層６とシリコン層１
ｃのＰＮ接合面が金属シリサイド層５に接近しており、
少数キャリアとなる正孔が金属シリサイド層５にリーク
電流として流れ込み易くなる。

また、ドレインとなる拡散層４では、シリサイド層が存
在しないためにＰＮ接合面が高導電層に接近しておらず
、トランジスタ特性に有害なドレイン側のリーク電流は
増加しない。

これにより、フローティング領域では少数キャリアが減
少し、ドレイン電流−電圧特性におけるキンクや横型寄
生バイポーラトランジスタ効果による耐圧低下が小さく
なる。

さらに、本実施例ではソースとなる拡散層６に金属シリ
サイド層５を隣接しているために、超薄１１１ＳＯＩＭ
Ｏ５ＦＥＴにおける拡散層６の抵抗が低減される。

次に、上記した実施例の形成工程について第２図に基づ
いて説明する。

まず、第２図（ａ）に示すように、ＳＯ■基板１の上層
にある膜厚５００〜２，０００人のＰ型シリコン膜１ｃ
の表面にゲート絶縁膜２を１００〜２００人成長し、こ
の上にドープトポリシリコンよりなる膜厚数千人のゲー
ト電極３を形成する。

そして、ゲート電極３をマスクにして砒素イオンを１０
１５〜１０′６／ｃｎＴのドーズ量でシリコン膜ＩＣに
注入し、これを拡散することによりゲート電極３雨脇の
シリコン膜ＩＣに自己整合的に高濃度の拡散層４．６を
形成する。

この後に、膜厚ｉ、ｏｏｏ〜：２，０００人の第一のＳ
ｉＯ□膜１１を全体に形成した後に、これをフォトリソ
グラフィー法によってバターニングしてゲート電極３の
上のみに残存させる。

さらに、第二のＳｉＯ□膜１２を全体に１，０００〜２
０００人積層した後に（第２図（ｂ））、一方の拡散層
４からゲート電極３の中央に到る領域をフォトレジスト
１３により覆い、それから反応性イオンエンチング法に
よって第二のＳｉＯ□膜１２をエツチングして第一のＳ
ｉＯ２膜１１を露出させると、フォトレジスト１３に覆
われないゲート電極３の側部には第二のＳｉＯ□膜１２
が残存して幅０．１μｍのサイドウオール１４が形成さ
れる（第２図（Ｃ））。

次に、フォトレジスト１３を灰化してから、シリコン膜
ＩＣとほぼ同し厚さになるようにチタン、タングステン
等の高融点金属膜１５を積層する（第２図（ｄ））。

この後に、Ｐ　ＴＡ　（ｒａｐｉｄ　ｔｈｅｒｍａｌ　
ａｎｎｅ’ａｌ）法等によりＳＯＩ基板を加熱して、Ｓ
ｉＯ□膜１２から露出した拡散層６をシリサイド化して
金属シリサイド層５を形成する。この場合、拡散層６の
一部がゲート電極３やサイドウオール１４によって覆わ
れるために、ゲート電極３に近い領域ではシリサイド化
されない状態となり、幅０．１μｍ程度の拡散層６が残
存する（第２図（ｅ））。

ついで、二酸化水素と水酸化アンモニウムの混合液によ
って未反応の高融点金属膜１５を除去する。

この後に、図示しない眉間絶縁膜を積層してこれにコン
タクトホールを形成し、電極を形成することになる。

（ｂ）本発明の第２の実施例の説明 上記した実施例では、一方のＮ゛型型数散層６隣接させ
て金属シリサイド層５を形成したが、他方のＮ゛型型数
散層４コンタクト抵抗を低減するために、第３図に示す
ように、他方の拡散層４に隣接して第二の金属シリサイ
ド層１８を設けることもできる。

この場合、第二の金属シリサイド層１８に隣接する拡散
層４はドレインとして機能するために、接合リークの発
生を防止する必要があり、その拡散層４の幅を例えば０
．３〜０．５μｍとなるように大きくする。

そこで次に、この装置を形成する工程について簡単に説
明する。

第２図（ｂ）に示す状態で全体にフォトレジスト１６を
塗布した後、これを現像、露光することによって、一方
の拡散層４上のＳｉＯ□膜１２を露出するとともに、他
方の拡散層６のうちゲート電極３側部から０．３〜０．
５μｍ離れた領域にある５ｉＯｚ膜１２を覆うような形
状にパターニングする。

そして、フォトレジスト１６をマスクにしてＲＩＥ法に
よってＳｉＯ２膜１２をパターニングすると、第３図（
ａ）に示すように、一方の拡散層４の上方に位置するゲ
ート電極３の側部にサイドウオール１７が形成されると
ともに、別の側部の外周領域に０．３〜０．５　ｐ　ｍ
幅の５ｉｎ２膜１２が残存するつこの後に、全体にチタ
ン等の金属膜を積層し、金属膜とシリコン層１ことをＲ
ＴＡ法によって加熱すると、拡散層４．６のうち５ｉｎ
２膜１２から露出した部分に金属シリサイド層５．１８
が形成されることになる（第３図（ｂ））。

最後に、未反応の金属膜を除去することになる。

（ｃ）本発明の第３の実施例の説明 上記した第２の実施例では、ドレインとなる拡散層４を
高濃度に形成したが、第４図に例示するようなＬＤＤ構
造にすることもできる。

そこで、この実施例の装置を形成工程とともに説明する
。

まず、第４図（ａ）に示すように、ＳＯｒ基板１の上層
にあるＷＪ、厚５００〜２，０００人のＰ型シリコン膜
１ｃの表面にゲート絶縁１２を１００〜２００人成長し
、この上にポリシリコンよりなる膜厚数千人のゲート電
極３を形成する。

この後に、フォトレジスト２０を塗布し、これを露光、
現像することにより、ゲート電極３の一側を露出させる
ようにパターニングする。

そして、フォトレジスト２０及びゲート電極３をマスク
にして１０１３／ＣＩＩＴのドーズ量で燐イオン（Ｐｏ
）をシリコン膜１ｃに注入し、これを拡散する。これに
より、ゲート電極３の一側には、トランジスタのドレイ
ンとなるＮ−型の拡散層２１が形成される。

次に、フォトレジスト２０を灰化してがら、膜厚ｉ、ｏ
ｏｏ〜２，０００人のＳｉ’０□膜２２を形成した後に
、これをＲＩＥ法によってゲート電極３が露出するまで
エツチングして、第４図（ｂ）に示すように、ゲート電
極３の両側にＳｉＯ□膜２２を残存させる。

この後に、ゲート電極３及びＳｉＯ□膜２２をマスクに
して１０１５〜１０”／ｄのドーズ量で砒素イオン（Ａ
ｓ’　）を注入し、これを拡散すると、ゲート電極３の
両脇にあるシリコン層１ｃにはＮ°型型数散層６２３が
形成される。

この場合、Ｎ〜型の拡散層２１の内部にＮ゛型型数散層
２３重ねて設けられているために、Ｎ型の拡散層２Ｊの
幅が狭くなり、１，０００〜２，０００λ程度々なり、
これらの拡散層２１．２３によりトレインがＬＤＤ構造
ムこなる。また、Ｎ−型拡散層２１を有しないＮ゛型型
数散層６、トランジスタのソースに適用される。

次に、ゲート電極３及び５４０□Ｍ２２の両脇ムこ露出
した拡散層６．２１．２３の上に、チタン等の金属膜２
４を積層し、これとシリコン層１ｃをＲＴＡ法により加
熱してシリサイド層化すると、各Ｎ゛型型数散層、２３
の内部に金属シリサイドＮ５．２５が形成され、Ｎ″型
型数散層６２３はゲート電極３側部の５ｉ０２膜２２に
よって覆われた蹟域だけ残存することになり、約０．１
ｐｍ程度の幅になる。

この場合、ポリシリコンよりなるゲート電極３の上に形
成された金属膜２４によってゲート電極３がシリサイド
化され、ゲート電極３の構成材料が金属シリサイドとな
る。

ツイテ、二酸化水素と水酸化アンモニウムの混合液によ
って未反応の高融点金属膜２４を除去する。

このようにして形成されたＭｏｓトランジスタのＦルイ
ンは、拡散層２１．２３によってＬＤＤ構造となってい
るために、インパクトイオン化によって発生する少数キ
ャリアを低減することになり、ソースのおいてＮＰ接合
面をシリサイド５に近づけて接合リーク電流を発生させ
ること乙こ併せて、さらにシリコン膜１ｃの電位変動を
少なくすることになる。

（ｄ）本発明のその他の実施例の説明 上記した３つの実施例では、金属膜の堆積の前に箭濃度
拡散層を形成したが、金属膜の形成後にイオン注入して
高濃度拡散層を形成してもよい。

また、上記した３つの実施例ではＰ型のシワコン層ＩＣ
にＮ型の拡散層を形成したが、Ｎ型のシリコン層を用い
てこれにＰ型の拡散層を形成することもできる。この場
合、ソースとなる拡散層内に金属シリサイド層を形成し
、これにＰＮ接合面を近づけることになる。

さらに、上記した実施例ではシリコン膜ＩＣに素子を形
成するようにしたが、シリコン以外の半導体を用いても
よい。

〔発明の効果］ 以上述べたように本発明によれば、ゲート電極の両側に
設けた反対導電型拡散層のうち少なくとも一方の表面の
一部領域に金属を積層し、これらを加熱して化合物化す
ることによって、反対導電型拡散層の内部に金属半導体
化合物層を形成するとともに、ゲート電極下方に位置す
る一導電型半導体膜と金属半導体化合物層の間に狭い反
対導電型拡散層が存在するようにしているので、狭い反
対導電型拡散層と一導電型半導体膜とのＰＮ接合が金属
半導体化合物層に接近するために、その領域では接合リ
ーク電流が大きくなり、一導電型半導体膜のフローティ
ング領域に存在する少数キャリアが電界ドリフトや拡散
によって移動して幅の狭い反対導電型拡散層を通して容
易に金属半導体化合物層に到達することになり、少数キ
ャリアの蓄積を阻止することができる。

これにより、一導電型半導体膜のフローティング領域に
おける少数キャリアの蓄積が抑制され、ドレイン電流−
電圧特性におけるキンクや横型寄生バイポーラトランジ
スタ効果による耐圧低下を防止することができる。

しかも、本発明では拡散層の内部に金属半導体化合物層
を形成しているために、その上に設けられる電極とのコ
ンタクト抵抗を低減することができる。

【図面の簡単な説明】

第１図は、本発明の第１実施例の装置を示す断面図、 第２図は、本発明の第１実施例装置の形成工程を示す断
面図、 第３図は、本発明の第２実施例装置の形成工程を示す断
面図、 第４図は、本発明の第３実施例装置の形成工程を示す断
面図、 第５図は、従来装置の一側を示す断面図である。 （符号の説明） ■・・・Ｓ○■基板、 １ａ・・・支持基板、 １ｂ・・・埋込絶縁膜、 １ｃ・・・シリコン膜（一導電型半導体膜）、２・・・
絶縁膜、 ３・・・ゲート電極、 ４．６．２１．２３・・・拡散層、 ５．２５・・・金属シリサイド層、 ８．１４．１７．２２・・・サイＦ′ウオール（絶縁膜
）、１１．１２・・・ＳｉＯ□膜、 １３．１６．２０・・・フォトレジスト、１５・・・高
融点金属、 ２４・・・金属膜。 本発明の第１実施例装置の形成工程を示す断面間第　２
　図　（その１） 第 図（その２） 本発明の第２実施例装置の形成工程を示す断面図第３図 本発明の第３実施例装置の形成工程を示す断面図第４図

Claims (2)

【特許請求の範囲】
1. （１）ＳＯＩ基板の上層の一導電型半導体膜の上に絶縁
   膜を介して形成されるゲート電極と、 前記一導電型半導体膜のうち前記ゲート電極の一側方に
   形成された第一の反対導電型拡散層と、他側方に形成さ
   れた導電性の金属半導体化合物層と、 前記ゲート電極下方に位置する前記一導電型半導体膜と
   前記金属半導体化合物層の間に、前記第一の反対導電型
   拡散層よりも狭く形成された第二の反対導電型拡散層と
   によって構成されるＭＯＳトランジスタを備えたことを
   特徴とする半導体装置。
2. （２）ＳＯＩ基板上層の一導電型半導体膜の上に絶縁膜
   を介してゲート電極を形成する工程と、前記一導電型半
   導体膜のうちゲート電極の両側にイオンを注入して反対
   導電型拡散層を形成する工程と、 ゲート電極の少なくとも一側に絶縁膜を付着する工程と
   、 前記絶縁膜の下方にある前記反対導電型拡散層の表面に
   金属を堆積し、該金属とその下の前記反対導電型拡散層
   とを加熱して導電性の金属半導体化合物層を形成する工
   程とを有することを特徴とする半導体装置の製造方法。