JP4009331B2 - Ｍｏｓトランジスタおよびその製造方法 - Google Patents

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Description

【０００１】
【産業上の利用分野】
本発明はＭＯＳ（Metal Oxide Semiconductor)トランジスタおよびその製造方法に係り、特にレイアウト面積を減少させトランジスタの特性を改善させうる高降伏電圧のＭＯＳトランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の集積度が増加するにつれてＭＯＳトランジスタのチャネル長さが短くなっている。これにより、スレショルド電圧の低下、サブ−スレショルド特性低下およびソース／ドレイン間の降伏電圧（Breakdown Voltage)低下などのショートチャネル効果が半導体装置の高集積化に大きな障害となっている。したがって、このようなショートチャネル効果を改善させうる新たな構造が研究されている。特に、ＭＯＳトランジスタの降伏電圧を増加させうるための色々な構造が開発されてきた。
【０００３】
図１はアメリカ特許第 4,172,260号に開示されている高降伏電圧を有するトランジスタ（以下、「高電圧トランジスタ」という）の断面図である。
図１を参照すれば、Ｐ型の半導体基板１上に熱酸化工程で第１酸化膜（図示せず）を形成する。前記第１酸化膜を選択的に食刻した後、Ｎ+ 型の不純物を基板１に拡散させてＮ+ 型ソース領域７およびドレイン領域６を形成する。前記第１酸化膜を取り除き、熱酸化工程を施して基板１上に第２酸化膜２を形成する。第２酸化膜２上に多結晶シリコンを沈積した後、写真食刻工程で前記多結晶シリコン層をパタニングすることによりゲート電極３を形成する。ゲート電極３をマスクとして使用して半導体基板にＮ- 型の不純物イオンを注入してＮ- 型レジスタ領域８を形成する。この際、前記Ｎ- 型不純物イオンのドーズは降伏電圧を決める重要な変数となる。次いで、ゲート電極３の上面からドレイン領域６に向かって延びレジスタ領域８の中間位置で終わる第３酸化膜（図示せず）を形成する。ゲート電極３と第３酸化膜をマスクとして使用してＮ型の不純物イオンを注入してＮ型中間領域５を形成する。したがって、レジスタ領域８はＮ- 型の領域４とＮ型中間領域５に分けられる。次に第３酸化膜を取り除いた後、結果物上にパッシベーション膜（Passivation film) （図示せず）を形成し、ソース領域７およびドレイン領域６を露出させるコンタクト工程を施す。
【０００４】
前述した従来の方法によれば、トランジスタのＮ+ ドレイン領域にＮ- およびＮ領域を形成させてドレイン領域の周りに生じる空乏層（Depletion)の幅を大きくするので、ドレイン領域に加えられる電界が減少する。しかしながら、Ｎ- およびＮ領域に当たるオフセット長さ分だけレイアウト面積が増えるので、半導体装置の高集積化に不利である。
【０００５】
一方、前述した従来の方法のようにレイアウト面積を増加させず高降伏電圧を得る方法がアメリカ特許第 4,950,617号、VLSI ELECTRONICS MICROSTRUCTURE SCIENCE Vol. 18, ppl174 〜176 および CMOS DEVICES AND TECHNOLOGY FOR VLSI 1990. pp200 〜202 に開示されている。前記の方法は図２に示されたように、二重拡散ドレイン（以下“ＤＤＤ”と称する）構造を有するトランジスタを製造することにより電界を減少する。
【０００６】
図２を参照すれば、Ｐ型半導体基板１０上に熱酸化工程でゲート絶縁膜１１を形成する。次に、多結晶シリコンを沈積しこれを写真食刻工程でパタニングしてゲート電極１２を形成する。ゲート電極１２をマスクとして使用してＮ- 型不純物イオンを注入する。次に、高温、長時間の熱処理工程を施して接合部が深く拡散されたＮ- ソースおよびドレイン領域１４、１４′を形成する。ゲート電極１２をマスクとして使用してＮ+ 不純物イオンを注入することによりＮ+ ソース領域１３およびドレイン領域１３′を形成する。
【０００７】
前述したＤＤＤ構造のトランジスタを有する従来の方法によると、深い接合部を形成するための高温、長時間の熱処理工程が必要であり、これによりトランジスタの性能が低下されショートチャネル効果が発生する。したがって、これを解決するためにトランジスタのチャネル長さを増加させるべきなので、図２の方法を高集積化された半導体装置に適用することは困難である。
【０００８】
【発明が解決しようとする課題】
本発明の第１目的は、レイアウト面積を減少させトランジスタの特性を改善させうる高電圧トランジスタを提供することにある。
本発明の第２目的は、前記トランジスタを製造するに特に適した高電圧トランジスタの製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成するために、本発明は、第１導電型の半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁に形成された絶縁スペーサと、前記ゲート電極の下部の基板表面に形成され第１不純物濃度を有する第１導電型の第１不純物領域と、前記第１不純物領域の一端に接触して形成され前記第１不純物濃度より高い第２不純物濃度を有する前記第１導電型とは反対の第２導電型の第２不純物領域と、前記第１不純物領域の他端方向に形成され前記第２不純物濃度より高い第３不純物濃度を有する前記第２導電型の第３不純物領域と、前記第１不純物領域と第３不純物領域との間に前記第１不純物領域の他端に接触して形成され、前記第２不純物濃度より低い第４不純物濃度を有する第２導電型の第４不純物領域と、前記第３不純物領域を含みその接合部が前記第３不純物領域の下に形成され、前記第４不純物領域に接し前記第２不純物濃度を有する第２導電型の第５不純物領域と、前記絶縁スペーサに整列されその接合部が前記第２不純物領域に接触し、前記第２不純物濃度より高い第５不純物濃度を有する第２導電型の第６不純物領域と、前記絶縁スペーサに整列されその接合部が前記第３不純物領域に接触し、前記第５不純物濃度を有する第２導電型の第７不純物領域とを具備することを特徴とするＭＯＳトランジスタを提供する。
【００１０】
上記のＭＯＳトランジスタにおいて、前記第４不純物領域は、前記ゲート電極のエッジからそのセンタ側に伸長した 0.2 〜 1.0 μ m の幅を有することが好適である。
また、前記絶縁スペーサは、前記第６不純物領域に接触しない部分の前記第２不純物領域の所定の上部表面と、前記第７不純物領域に接触しない部分の前記第３不純物領域の所定の上部表面とを覆うように形成されたことが好適である。
また、前記第１導電型はＰ型であり、前記第２導電型はＮ型であるが好適である。
また、前記第２ないし第５不純物領域の不純物は燐であり、前記第６および第７不純物領域の不純物は砒素であることが好適である。
また、前記第４および第５不純物領域の不純物は燐であり、前記第２、第３、第６および第７不純物領域の不純物は砒素であることが好適である。
また、前記第１導電型はＮ型であり、前記第２導電型はＰ型であることが好適である。
また、前記第２ないし第５不純物領域の不純物は燐であり、前記第６および第７不純物領域の不純物は砒素であることが好適である。
また、前記第４および第５不純物領域の不純物は燐であり、前記第２、第３、第６および第７不純物領域の不純物は砒素であることが好適である。
【００１１】
上記の目的を達成するために、本発明は、第１導電型の半導体基板に第１導電型の第１不純物イオンを注入して前記基板の表面に第１不純物濃度の第１不純物領域を形成する段階と、前記基板上にゲート絶縁膜およびゲート電極を順に形成する段階と、前記ゲート絶縁膜および前記ゲート電極が形成された結果物に前記第１導電型とは反対の第２導電型の第２不純物イオンを注入することにより、前記基板に第２不純物濃度を有する第２不純物領域および前記第２不純物濃度より高い第３不純物濃度を有する第３不純物領域を形成する段階と、前記ゲート電極の所定部分と前記第２不純物領域が形成された部分の前記基板を覆い、第３不純物領域が形成された部分の前記基板と前記ゲート電極の他側部分を露出させるフォトレジストパターンを形成する段階と、前記フォトレジストパターンが形成された結果物に第２導電型の第３不純物イオンを注入することにより、前記ゲート電極の下部の基板表面に前記第３不純物領域周りの前記ゲート電極のエッジから前記ゲート電極のセンタ側に第１距離だけ伸長した幅を有し前記第２不純物濃度より低い第４不純物濃度を有する第４不純物領域を形成すると同時に、前記第３不純物領域を含みその接合部が前記第３不純物領域の下に形成され前記第４不純物領域と接触し前記第２不純物濃度を有する第５不純物領域を形成する段階と、前記フォトレジストパターンを取除く段階と、前記ゲート電極の側壁に絶縁スペーサを形成する段階と、前記絶縁スペーサが形成された結果物に第２導電型の第４不純物イオンを注入することにより、前記第２不純物濃度より高い第５不純物濃度を有する第６不純物領域および第７不純物領域を形成する段階とを具備することを特徴とするＭＯＳトランジスタの製造方法を提供する。
【００１２】
上記のＭＯＳトランジスタの製造方法において、前記第４不純物領域の第３不純物濃度は前記第１不純物領域の第１不純物濃度より高いことが好適である。
また、前記第１距離は 0.2 〜 1.0 μ m であることが好適である。
また、前記第１導電型はＰ型であり、前記第２導電型はＮ型であることが好適である。
また、前記第２不純物イオンおよび前記第３不純物イオンは燐であり、前記第４不純物イオンは砒素であることが好適である。
また、前記第３不純物イオンは燐であり、前記第２不純物イオンおよび前記第４不純物イオンは砒素であることが好適である。
また、前記第１導電型はＮ型であり、前記第２導電型はＰ型であることが好適である。
また、前記第２不純物イオンおよび前記第３不純物イオンは燐であり、前記第４不純物イオンは砒素であることが好適である。
また、前記第３不純物イオンは燐であり、前記第２不純物イオンおよび前記第４不純物イオンは砒素であることが好適である。
また、が好適である。
【００１３】
上記の目的を達成するために、本発明は、第１導電型の半導体基板と、前記半導体基板の所定部分に形成され第１不純物濃度を有する第１導電型の第１不純物領域と、前記第１不純物領域の一端と接触し前記第１不純物濃度より高い第２不純物濃度を有し、前記第１導電型とは反対の第２導電型の第２不純物領域と、前記第１不純物領域の他端方向に形成され前記第２不純物濃度より高い第３不純物濃度を有する前記第２導電型の第３不純物領域と、前記第１不純物領域と第３不純物領域との間に前記第１不純物領域の他端と接触して形成され、前記第２不純物濃度より低い第４不純物濃度を有する第２導電型の第４不純物領域と、前記第３不純物領域を含み、その接合部が前記第３不純物領域の下に形成されて前記第４不純物領域と接触し、前記第２不純物濃度を有する第２導電型の第５不純物領域と、接合部が前記第２不純物領域と接触し前記第２不純物濃度より高い第５不純物濃度を有する第２導電型の第６不純物領域と、接合部が前記第３不純物領域と接触し前記第５不純物濃度を有する第２導電型の第７不純物領域とを具備することを特徴とするＭＯＳトランジスタを提供する。
【００１４】
上記のＭＯＳトランジスタにおいて、前記第４不純物領域の幅が 0.2 〜 1.0 μ m であることが好適である。
また、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁に形成され前記第６不純物領域と接触しない部分の前記第２不純物領域の所定の上部表面と、前記第７不純物領域と接触しない部分の前記第３不純物領域の所定の上部表面とを覆うように形成されたスペーサとをさらに有することが好適である。
【００１５】
上記の目的を達成するために、本発明は、第１導電型の半導体基板に第１導電型の第１不純物イオンを注入して、前記基板の表面に第１不純物濃度の第１不純物領域を形成する段階と、前記第１導電型とは反対の第２導電型の第２不純物イオンを注入して、前記基板に第２不純物濃度を有し前記第１不純物領域の一端と接触する第２不純物領域を形成すると同時に前記第１不純物領域の他端と第１距離だけ離隔されて形成され前記第２不純物濃度より高い第３不純物濃度を有する第３不純物領域を形成する段階と、第２導電型の第３不純物イオンを注入することにより、前記第１不純物領域と第３不純物領域との間に形成されてこれらと接触し前記第１距離に相当する幅を有し前記第２不純物濃度より低い第４不純物濃度を有する第４不純物領域を形成すると同時に、前記第３不純物領域を含みその接合部が前記第３不純物領域の下に形成され前記第４不純物領域と接触し前記第２不純物濃度を有する第５不純物領域を形成する段階と、第２導電型の第４不純物イオンを注入して、前記第２不純物濃度より高い第５不純物濃度を有する前記第１不純物領域内に第６不純物領域を形成し前記第２不純物領域内に第７不純物領域を形成する段階とをさらに具備することを特徴とするＭＯＳトランジスタの製造方法を提供する。
また、上記のＭＯＳトランジスタの製造方法において、前記第４不純物領域の第３不純物濃度は前記第１不純物領域の第１不純物濃度より高いことが好適である。
また、前記第１距離は 0.2 〜 1.0 μ m であることが好適である。
また、前記第４不純物領域および前記第５不純物領域は、前記基板上に形成された前記ゲート電極の所定部分と前記第２不純物領域が形成された部分の前記基板を覆うように形成し、第３不純物領域が形成された部分の前記基板と前記ゲート電極の所定部分を露出させるフォトレジストパターンを形成する段階と、前記基板に前記第２不純物イオンを注入する段階により形成されることが好適である。
また、前記ゲート電極の露出された部分の幅が前記第４不純物領域の幅になることが好適である。
また、前記第６不純物領域および前記第７不純物領域は、前記基板上にゲート絶縁膜およびゲート電極を順に形成する段階と、前記ゲート電極の側壁に形成された絶縁スペーサを形成する段階と、前記ゲート電極および絶縁スペーサをマスクとして利用して前記第４不純物イオンを注入する段階により形成されることが好適である。
【００１６】
【作用】
ゲート電極のエッジ部位からセンタ側に第１距離だけ伸長し、ゲート電極の下部の基板表面に形成されたＮ--ソース／ドレイン領域のためソース／ドレイン接合部の空乏層の幅が増加するので、ドレイン領域に加えられる電界を減少させることができる。また、高電圧が印加されるドレイン領域にのみ前記Ｎ--領域を形成しうるのでレイアウト面積を減少させることができるため、半導体装置の集積度を増加させることができる。
【００１７】
【実施例】
以下、添付した図面に基づき本発明を詳細に説明する。
図３において、参照符号Ａは活性領域パターン、Ｇはゲートパターン、Ｓはソース領域、Ｄはドレイン領域、そしてＰはソース／ドレインイオン注入パターンを示す。
【００１８】
図３に示されたように、本発明によるソース／ドレインパターンＰはゲートパターンＧ上に形成され、これらは距離ｂだけオーバラップされる。
図４および図５は、本発明の一実施例による高電圧トランジスタの製造方法を示すもので、図３のａ−ａ′線断面図である。
図４はＮ- ソース／ドレイン５６、５６′およびＮ--型ソース／ドレイン５３を形成する段階を示す。Ｐ型の半導体基板５０に活性領域を限定するための素子分離領域（図示せず）を選択的に形成する。次に、前記素子分離領域をマスクとして使用してＰ型不純物イオンを注入することにより活性領域の基板５０の表面にスレショルド電圧調節不純物領域５１を形成する。次いで、熱酸化工程で基板５０上にゲート絶縁膜５２を形成し、続いてゲート絶縁膜５２上に導電物質、例えば多結晶シリコンを沈積して導電層を形成する。次に、前記導電層とゲート絶縁膜５２を写真食刻工程でパタニングしてゲート電極５４を形成する。前記結果物上に、ゲート電極５４の両側エッジからセンタ側に第１距離ｂ、例えば 0.2〜1.0 μm だけ離れてゲート電極５４をマスキングするようにフォトレジストパターンＰＲを形成する。続いて、フォトレジストパターンＰＲをマスクとして使用してＮ- 型不純物イオン、例えば燐イオンを高エネルギーで注入する。したがって、基板５０にＮ- ソース領域５６およびドレイン領域５６′とＮ--ソース／ドレイン領域５３領域が同時に形成される。Ｎ--ソース／ドレイン領域５３は高エネルギーイオン注入による不純物プロファイル（profile)のテイル（tail) 部分であり、ゲート電極５４の下部の基板５０の表面で前記ゲート電極５４の両側エッジからセンタ側に第１距離ｂだけ伸長した幅を有する。また、Ｎ--ソース／ドレイン領域５３の不純物の濃度はＮ- ソース／ドレイン領域５６、５６′より低くスレショルド電圧調節不純物領域５１の濃度よりは高い。
【００１９】
図５はＮ+ ソース／ドレイン６０、６０′を形成する段階を示す。フォトレジストパターンＰＲを取除いた後、結果物の全面に絶縁物質を沈積する。次いで、前記絶縁物質を異方制食刻してゲート電極５４の側壁に絶縁スペーサ５８を形成する。続けて、ゲート電極５４および絶縁スペーサ５８をマスクとして使用してＮ+ 不純物イオン、例えば砒素イオンを注入することにより基板５０にＮ+ ソース領域６０およびドレイン領域６０′を形成する。この際、前記Ｎ+ ソース／ドレイン６０、６０′はそれぞれＮ- ソース／ドレイン５６、５６′内に含まれるように形成される。絶縁スペーサ５８は、Ｎ+ ソース領域６０に接触されないＮ- ソース領域５６の表面と、Ｎ+ ドレイン領域６０′と含まれないＮ- ドレイン領域５６′の表面を覆うように形成される。
【００２０】
前述した本発明の一実施例によれば、Ｎ--ソース／ドレイン領域がゲート電極の下部の基板表面に形成され、ゲート電極のエッジ部位からセンタ側に第１距離程度の幅を有するので、ソース／ドレイン接合部の深い空乏が減少する。また、空乏層の幅が増加してドレイン領域に加えられる電界を減少させるのみならず、Ｎ--ソース／ドレイン領域がゲート電圧により制御されキャリアトラップ（carrier trap) によるトランジスタ特性の退化(Degradation) を減少させうるので、ホットキャリアに対して信頼性を得ることができる。かつ、高エネルギーイオン注入により深い接合部を有するＮ- ソース／ドレイン領域が形成されるので、Ｎ- ソース／ドレインイオン注入後に別途の拡散工程が不要になる。したがって、他のトランジスタ、例えば低電圧トランジスタの性能の低下を防止しうる。
【００２１】
図６は本発明の他の実施例による高電圧トランジスタの平面図であって、参照符号は図３の符号と同一である。
図６に示されたように、高電圧が印加されるドレイン領域Ｄ上にのみＮ- ソース／ドレインイオン注入パターンＰを形成する。
図７は、本発明の他の実施例による高電圧トランジスタの製造方法を示すもので、図６のｃ−ｃ′線断面図である。
【００２２】
図７を参照すれば、Ｐ- 型の不純物領域７１、酸化膜７２およびゲート電極７４を形成するまでの過程は第１実施例と同様である。ゲート電極７４を形成した後、ゲート電極７４をマスクとして使用してＮ- 型不純物イオン、例えば燐又は砒素イオンを注入することにより、基板７０にＮ- ソース／ドレイン領域７７、７７′を形成する。次いで、前記結果物上にＮ- 領域７７およびゲート電極の一部分を覆い、Ｎ- 領域７７′が形成された基板およびゲート電極の他部分を露出させるフォトレジストパターン（図示せず）を形成してゲート電極７４をマスキングするようにする。この際、ゲート電極が露出された部分は第１距離、例えば 0.2〜1.0 μm である。次に、前記フォトレジストパターンをマスクとして使用してＮ- 型不純物イオン、例えば燐イオンを高エネルギーで注入することにより、Ｎ- ドレイン領域７７- を含むＮ- 領域７６とＮ--領域７３を同時に形成する。この際、Ｎ--領域７３はゲート電極７４により前記高エネルギーイオン注入による不純物プロファイルのテイル部分であって、ゲート電極７４の下部の基板７０の表面でＮ- ドレイン領域側のゲート電極７４のエッジからセンタ側に第１距離だけ伸長されている。また、Ｎ- 領域７６の濃度はＮ- ソース領域７７と等しくＮ- ドレイン領域７７′より低い濃度で形成され、Ｎ--領域７３はＮ- 領域７６より低くゲート電極７４の下部に形成されたＰ- 型の不純物領域７１より高い濃度で形成される。次に、前記フォトレジストパターンを取り除いた後、図５で説明した方法により絶縁スペーサ７８およびＮ+ 型ソース／ドレイン領域８０およびドレイン領域８０′を形成する。ここで、Ｎ+ 型ソースドレイン領域８０およびドレイン領域８０′の濃度は等しくＮ- ドレイン領域７７′より高い。
【００２３】
前述した本発明の他の実施例によれば、高電圧トランジスタのＮ- ソース／ドレインイオン注入パターンのように高電圧が印加されるドレイン領域にのみＮ- ソース／ドレインイオン注入を施す。その結果、前記一実施例よりレイアウト面積をさらに減少させることができて半導体装置の集積度を増加させうる。
図８は従来の方法と本発明によりそれぞれ製造された高電圧トランジスタの降伏電圧の特性を示すグラフであって、横軸は降伏電圧を、縦軸は漏洩電流を示す。
【００２４】
図８を参照すれば、▲１▼は前記図２で説明したＤＤＤ構造トランジスタの降伏電圧の特性を示し、１μＡのドレイン漏洩電流が流れるようになる降伏電圧は 17.75V である。▲２▼は本発明により製造されたトランジスタの降伏電圧の特性を示し、１μＡのドレイン漏洩電流が流れるようになる降伏電圧は 19Vである。したがって、本発明によるトランジスタが従来の方法より増加された降伏電圧を有することがわかる。
【００２５】
【発明の効果】
以上説明したように、本発明によれば、ゲート電極のエッジ部位からセンタ側に第１距離だけ伸長し、ゲート電極の下部の基板表面に形成されたＮ--ソース／ドレイン領域のためソース／ドレイン接合部の空乏層の幅が増加するのでドレイン領域に加えられる電界を減少させうる。また、高電圧が印加されるドレイン領域にのみ前記Ｎ--領域を形成しうるのでレイアウト面積を減少させることができて半導体装置の集積度を増加させうる。
【００２６】
本発明が前記の実施例に限定されず、多くの変形が本発明の技術的な思想内で当分野で通常の知識を持つものにより可能なことは明白である。
【図面の簡単な説明】
【図１】従来の高電圧トランジスタを示す断面図である。
【図２】ＤＤＤ構造を有する従来の高電圧トランジスタを示す断面図である。
【図３】本発明の一実施例による高電圧トランジスタの平面図である。
【図４】本発明の一実施例による高電圧トランジスタの製造方法を示すもので、図３のａ−ａ′線断面図である。
【図５】本発明の一実施例による高電圧トランジスタの製造方法を示すもので、図３のａ−ａ′線断面図である。
【図６】本発明の他の実施例による高電圧トランジスタの平面図である。
【図７】本発明の他の実施例による高電圧トランジスタの製造方法を示すもので、図６のｃ−ｃ′線断面図である。
【図８】従来の方法と本発明によりそれぞれ製造された高電圧トランジスタの降伏電圧を示す特性図である。
【符号の説明】
１ 半導体基板
２ ゲート酸化膜
３ ゲート電極
１０ 半導体基板
１１ ゲート酸化膜
１２ ゲート電極
５０ 半導体基板
５１ スレショルド電圧調節不純物領域（第１不純物領域）
５２ ゲート酸化膜
５３ Ｎ--ソース／ドレイン領域（第３不純物領域）
５４ ゲート電極
５６、５６′ Ｎ- ソース／ドレイン領域（第２不純物領域）
６０、６０′ Ｎ+ ソース／ドレイン領域（第４不純物領域）
５８ 絶縁スペーサ
７０ 半導体基板
７１ 不純物領域（第１不純物領域）
７２ ゲート酸化膜
７３ Ｎ--領域（第４不純物領域）
７４ ゲート電極
７６ Ｎ- 領域（第５不純物領域）
７７ Ｎ- ソース領域（第２不純物領域）
７７′ Ｎ- ドレイン領域（第３不純物領域）
７８ 絶縁スペーサ
８０ Ｎ+ 型ソース／ドレイン領域（第６不純物領域）
８０′ ドレイン領域（第７不純物領域）

Claims (27)

  1. 第１導電型の半導体基板と、
    前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極の側壁に形成された絶縁スペーサと、
    前記ゲート電極の下部の基板表面に形成され第１不純物濃度を有する第１導電型の第１不純物領域と、
    前記第１不純物領域の一端に接触して形成され前記第１不純物濃度より高い第２不純物濃度を有する前記第１導電型とは反対の第２導電型の第２不純物領域と、
    前記第１不純物領域の他端方向に形成され前記第２不純物濃度より高い第３不純物濃度を有する前記第２導電型の第３不純物領域と、
    前記第１不純物領域と第３不純物領域との間に前記第１不純物領域の他端に接触して形成され、前記第２不純物濃度より低い第４不純物濃度を有する第２導電型の第４不純物領域と、
    前記第３不純物領域を含みその接合部が前記第３不純物領域の下に形成され、前記第４不純物領域に接し前記第２不純物濃度を有する第２導電型の第５不純物領域と、
    前記絶縁スペーサに整列されその接合部が前記第２不純物領域に接触し、前記第２不純物濃度より高い第５不純物濃度を有する第２導電型の第６不純物領域と、
    前記絶縁スペーサに整列されその接合部が前記第３不純物領域に接触し、前記第５不純物濃度を有する第２導電型の第７不純物領域とを具備することを特徴とするＭＯＳトランジスタ。
  2. 前記第４不純物領域は、前記ゲート電極のエッジからそのセンタ側に伸長した0.2〜1.0μmの幅を有することを特徴とする請求項１記載のＭＯＳトランジスタ。
  3. 前記絶縁スペーサは、前記第６不純物領域に接触しない部分の前記第２不純物領域の所定の上部表面と、前記第７不純物領域に接触しない部分の前記第３不純物領域の所定の上部表面とを覆うように形成されたことを特徴とする請求項１記載のＭＯＳトランジスタ。
  4. 前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする請求項１記載のＭＯＳトランジスタ。
  5. 前記第２ないし第５不純物領域の不純物は燐であり、前記第６および第７不純物領域の不純物は砒素であることを特徴とする請求項４記載のＭＯＳトランジスタ。
  6. 前記第４および第５不純物領域の不純物は燐であり、前記第２、第３、第６および第７不純物領域の不純物は砒素であることを特徴とする請求項４記載のＭＯＳトランジスタ。
  7. 前記第１導電型はＮ型であり、前記第２導電型はＰ型であることを特徴とする請求項１記載のＭＯＳトランジスタ。
  8. 前記第２ないし第５不純物領域の不純物は燐であり、前記第６および第７不純物領域の不純物は砒素であることを特徴とする請求項１記載のＭＯＳトランジスタ。
  9. 前記第４および第５不純物領域の不純物は燐であり、前記第２、第３、第６および第７不純物領域の不純物は砒素であることを特徴とする請求項１記載のＭＯＳトランジスタ。
  10. 第１導電型の半導体基板に第１導電型の第１不純物イオンを注入して前記基板の表面に第１不純物濃度の第１不純物領域を形成する段階と、
    前記基板上にゲート絶縁膜およびゲート電極を順に形成する段階と、
    前記ゲート絶縁膜および前記ゲート電極が形成された結果物に前記第１導電型とは反対の第２導電型の第２不純物イオンを注入することにより、前記基板に第２不純物濃度を有する第２不純物領域および前記第２不純物濃度より高い第３不純物濃度を有する第３不純物領域を形成する段階と、
    前記ゲート電極の所定部分と前記第２不純物領域が形成された部分の前記基板を覆い、第３不純物領域が形成された部分の前記基板と前記ゲート電極の他側部分を露出させるフォトレジストパターンを形成する段階と、
    前記フォトレジストパターンが形成された結果物に第２導電型の第３不純物イオンを注入することにより、前記ゲート電極の下部の基板表面に前記第３不純物領域周りの前記ゲート電極のエッジから前記ゲート電極のセンタ側に第１距離だけ伸長した幅を有し前記第２不純物濃度より低い第４不純物濃度を有する第４不純物領域を形成すると同時に、前記第３不純物領域を含みその接合部が前記第３不純物領域の下に形成され前記第４不純物領域と接触し前記第２不純物濃度を有する第５不純物領域を形成する段階と、
    前記フォトレジストパターンを取除く段階と、
    前記ゲート電極の側壁に絶縁スペーサを形成する段階と、
    前記絶縁スペーサが形成された結果物に第２導電型の第４不純物イオンを注入することにより、前記第２不純物濃度より高い第５不純物濃度を有する第６不純物領域および第７不純物領域を形成する段階とを具備することを特徴とするＭＯＳトランジスタの製造方法。
  11. 前記第４不純物領域の第３不純物濃度は前記第１不純物領域の第１不純物濃度より高いことを特徴とする請求項１０記載のＭＯＳトランジスタの製造方法。
  12. 前記第１距離は0.2〜1.0μmであることを特徴とする請求項１０記載のＭＯＳトランジスタ方法。
  13. 前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする請求項１０記載のＭＯＳトランジスタの製造方法。
  14. 前記第２不純物イオンおよび前記第３不純物イオンは燐であり、前記第４不純物イオンは砒素であることを特徴とする請求項１３記載のＭＯＳトランジスタの製造方法。
  15. 前記第３不純物イオンは燐であり、前記第２不純物イオンおよび前記第４不純物イオンは砒素であることを特徴とする請求項１３記載のＭＯＳトランジスタの製造方法。
  16. 前記第１導電型はＮ型であり、前記第２導電型はＰ型であることを特徴とする請求項１０記載のＭＯＳトランジスタの製造方法。
  17. 前記第２不純物イオンおよび前記第３不純物イオンは燐であり、前記第４不純物イオンは砒素であることを特徴とする請求項１０記載のＭＯＳトランジスタの製造方法。
  18. 前記第３不純物イオンは燐であり、前記第２不純物イオンおよび前記第４不純物イオンは砒素であることを特徴とする請求項１０記載のＭＯＳトランジスタの製造方法。
  19. 第１導電型の半導体基板と、
    前記半導体基板の所定部分に形成され第１不純物濃度を有する第１導電型の第１不純物領域と、
    前記第１不純物領域の一端と接触し前記第１不純物濃度より高い第２不純物濃度を有し、前記第１導電型とは反対の第２導電型の第２不純物領域と、
    前記第１不純物領域の他端方向に形成され前記第２不純物濃度より高い第３不純物濃度を有する前記第２導電型の第３不純物領域と、
    前記第１不純物領域と第３不純物領域との間に前記第１不純物領域の他端と接触して形成され、前記第２不純物濃度より低い第４不純物濃度を有する第２導電型の第４不純物領域と、
    前記第３不純物領域を含み、その接合部が前記第３不純物領域の下に形成されて前記第４不純物領域と接触し、前記第２不純物濃度を有する第２導電型の第５不純物領域と、
    接合部が前記第２不純物領域と接触し前記第２不純物濃度より高い第５不純物濃度を有する第２導電型の第６不純物領域と、
    接合部が前記第３不純物領域と接触し前記第５不純物濃度を有する第２導電型の第７不純物領域とを具備することを特徴とするＭＯＳトランジスタ。
  20. 前記第４不純物領域の幅が0.2〜1.0μmであることを特徴とする請求項１９記載のＭＯＳトランジスタ。
  21. 前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極の側壁に形成され前記第６不純物領域と接触しない部分の前記第２不純物領域の所定の上部表面と、前記第７不純物領域と接触しない部分の前記第３不純物領域の所定の上部表面とを覆うように形成されたスペーサとをさらに有することを特徴とする請求項１９記載のＭＯＳトランジスタ。
  22. 第１導電型の半導体基板に第１導電型の第１不純物イオンを注入して、前記基板の表面に第１不純物濃度の第１不純物領域を形成する段階と、
    前記第１導電型とは反対の第２導電型の第２不純物イオンを注入して、前記基板に第２不純物濃度を有し前記第１不純物領域の一端と接触する第２不純物領域を形成すると同時に前記第１不純物領域の他端と第１距離だけ離隔されて形成され前記第２不純物濃度より高い第３不純物濃度を有する第３不純物領域を形成する段階と、
    第２導電型の第３不純物イオンを注入することにより、前記第１不純物領域と第３不純物領域との間に形成されてこれらと接触し前記第１距離に相当する幅を有し前記第２不純物濃度より低い第４不純物濃度を有する第４不純物領域を形成すると同時に、前記第３不純物領域を含みその接合部が前記第３不純物領域の下に形成され前記第４不純物領域と接触し前記第２不純物濃度を有する第５不純物領域を形成する段階と、
    第２導電型の第４不純物イオンを注入して、前記第２不純物濃度より高い第５不純物濃度を有する前記第１不純物領域内に第６不純物領域を形成し前記第２不純物領域内に第７不純物領域を形成する段階とをさらに具備することを特徴とするＭＯＳトランジスタの製造方法。
  23. 前記第４不純物領域の第３不純物濃度は前記第１不純物領域の第１不純物濃度より高いことを特徴とする請求項２２記載のＭＯＳトランジスタ製造方法。
  24. 前記第１距離は0.2〜1.0μmであることを特徴とする請求項２２記載のＭＯＳトランジスタの製造方法。
  25. 前記第４不純物領域および前記第５不純物領域は、前記基板上に形成された前記ゲート電極の所定部分と前記第２不純物領域が形成された部分の前記基板を覆うように形成し、第３不純物領域が形成された部分の前記基板と前記ゲート電極の所定部分を露出させるフォトレジストパターンを形成する段階と、
    前記基板に前記第２不純物イオンを注入する段階により形成されることを特徴とする請求項２２記載のＭＯＳトランジスタの製造方法。
  26. 前記ゲート電極の露出された部分の幅が前記第４不純物領域の幅になることを特徴とする請求項２５記載のＭＯＳトランジスタの製造方法。
  27. 前記第６不純物領域および前記第７不純物領域は、前記基板上にゲート絶縁膜およびゲート電極を順に形成する段階と、前記ゲート電極の側壁に形成された絶縁スペーサを形成する段階と、前記ゲート電極および絶縁スペーサをマスクとして利用して前記第４不純物イオンを注入する段階により形成されることを特徴とする請求項２２記載のＭＯＳトランジスタの製造方法。
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