JPS61168254A - 高耐圧ｍｏｓ電界効果半導体装置 - Google Patents
高耐圧ｍｏｓ電界効果半導体装置Info
- Publication number
- JPS61168254A JPS61168254A JP60007777A JP777785A JPS61168254A JP S61168254 A JPS61168254 A JP S61168254A JP 60007777 A JP60007777 A JP 60007777A JP 777785 A JP777785 A JP 777785A JP S61168254 A JPS61168254 A JP S61168254A
- Authority
- JP
- Japan
- Prior art keywords
- voltage mos
- substrate
- region
- field effect
- mos field
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 230000005669 field effect Effects 0.000 title claims description 22
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000012535 impurity Substances 0.000 claims abstract description 20
- 230000015556 catabolic process Effects 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 9
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000011347 resin Substances 0.000 abstract 1
- 229920005989 resin Polymers 0.000 abstract 1
- 238000005468 ion implantation Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000001947 vapour-phase growth Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、高耐圧ＭＯＳ電界効果トランジスターとそれ
を駆動する為の通常の低耐圧ＭＯＳ電界効果トランジス
タで構成されたロジック回路が同一半導体基板上に形成
された半導体装置（以下高耐圧Ｍ ＯＳ−Ｉ Ｃと略す
）に関するものである。
を駆動する為の通常の低耐圧ＭＯＳ電界効果トランジス
タで構成されたロジック回路が同一半導体基板上に形成
された半導体装置（以下高耐圧Ｍ ＯＳ−Ｉ Ｃと略す
）に関するものである。
〈発明の概要〉
本発明は、高耐圧ＭＯＳ−ＦＥＴと低耐圧電界効果トラ
ンジスタを同一半導体基板に作成した半導体装置におい
て、高耐圧ＭＯＳ−ＦＥＴの耐圧特性等を改善するだめ
に、高耐圧ＭＯＳ−ＦＥＴのチャンネル領域及びソース
領域と低耐圧ＭＯＳ電界効果トランジスタのドレイン、
チャンネル及びソースの全領域を基板濃度よりも低い不
純物濃度の領域で囲んで半導体装置を構成する。
ンジスタを同一半導体基板に作成した半導体装置におい
て、高耐圧ＭＯＳ−ＦＥＴの耐圧特性等を改善するだめ
に、高耐圧ＭＯＳ−ＦＥＴのチャンネル領域及びソース
領域と低耐圧ＭＯＳ電界効果トランジスタのドレイン、
チャンネル及びソースの全領域を基板濃度よりも低い不
純物濃度の領域で囲んで半導体装置を構成する。
〈従来の技術〉
従来から知られている高及び低耐圧ＭＯＳ−ＦＥＴが同
一基板に形成された高耐圧ＭＯＳ−ＩＣの１例の断面図
を第３図に示す。第３図に於いてｌはＰ型基板で、該基
板１にＮ＋ソース領域２及び２′及びＮ＋ドレイン領域
３及び３′が夫々形成されているが、高耐圧ＭＯＳ−Ｆ
ＥＴ側のソース領域２の周囲には、自己整合プロセスに
よってゲート・チャンネルのためのＰ＋領域４が設けら
れ、寸だドレイン領域３に接続した同一導電型の高抵抗
層５が設けられている。
一基板に形成された高耐圧ＭＯＳ−ＩＣの１例の断面図
を第３図に示す。第３図に於いてｌはＰ型基板で、該基
板１にＮ＋ソース領域２及び２′及びＮ＋ドレイン領域
３及び３′が夫々形成されているが、高耐圧ＭＯＳ−Ｆ
ＥＴ側のソース領域２の周囲には、自己整合プロセスに
よってゲート・チャンネルのためのＰ＋領域４が設けら
れ、寸だドレイン領域３に接続した同一導電型の高抵抗
層５が設けられている。
上記のような高耐圧ＭＯＳ−ＩＣに於いて基板Ｉは高耐
圧ＭＯＳ−ＦＥＴのドレインと基板間の接合耐圧を高く
する為に低不純物濃度のものを使う必要がある。その場
合高抵抗層５とノース領域２の間でパンチ・スルー現象
による耐圧低下を伴うことがあり、これを防ぐ為にソー
ス領域２を囲むＹうにその周囲に自己整合プロセスによ
って高不純物濃度層４を設けている。
圧ＭＯＳ−ＦＥＴのドレインと基板間の接合耐圧を高く
する為に低不純物濃度のものを使う必要がある。その場
合高抵抗層５とノース領域２の間でパンチ・スルー現象
による耐圧低下を伴うことがあり、これを防ぐ為にソー
ス領域２を囲むＹうにその周囲に自己整合プロセスによ
って高不純物濃度層４を設けている。
〈発明が解決しようとする問題点〉
しかし上記のように自己整合プロセスで作られた構造に
於いては、閾値電圧値（ＶＴＨ）の制御が困難であると
いう宿命的な欠点を持っている。〕一方、高抵抗層５の
不純物濃度（ｄ高耐圧ＭＯＳ・ＦＥＴのオン抵抗（ＲＯ
Ｎ）及び耐圧の特性を決める一ヒで極めて重要かファク
ターであり、その不純物濃度が高いとオン抵抗（ＲＯＭ
）は小さくなるものの高抵抗層５のチャンネル端での空
乏層の拡がりが充分で々く、高い耐圧が得られない。逆
にその不純物濃度が小さいとオン抵抗（ＲＯＮ）が大き
くなりすぎるとともに、高抵抗層５とドレイン領域３の
境界付近の電界が高捷り耐圧も低下するという欠点があ
る。高耐圧ＭＯＳ−ＦＥＴのオン抵抗を小さくし、且つ
高耐圧を得るよう改善を図るには、高抵抗層５はドレイ
ン領域３よりチャンネル領域に向けて徐々に濃度が小さ
くなるように横方向に濃度分布を持たせる必要がある。
於いては、閾値電圧値（ＶＴＨ）の制御が困難であると
いう宿命的な欠点を持っている。〕一方、高抵抗層５の
不純物濃度（ｄ高耐圧ＭＯＳ・ＦＥＴのオン抵抗（ＲＯ
Ｎ）及び耐圧の特性を決める一ヒで極めて重要かファク
ターであり、その不純物濃度が高いとオン抵抗（ＲＯＭ
）は小さくなるものの高抵抗層５のチャンネル端での空
乏層の拡がりが充分で々く、高い耐圧が得られない。逆
にその不純物濃度が小さいとオン抵抗（ＲＯＮ）が大き
くなりすぎるとともに、高抵抗層５とドレイン領域３の
境界付近の電界が高捷り耐圧も低下するという欠点があ
る。高耐圧ＭＯＳ−ＦＥＴのオン抵抗を小さくし、且つ
高耐圧を得るよう改善を図るには、高抵抗層５はドレイ
ン領域３よりチャンネル領域に向けて徐々に濃度が小さ
くなるように横方向に濃度分布を持たせる必要がある。
その為に第４図（Ｃ）〜（ｄ）に示すように、基板１に
対してマスク２５の位置を順次ずらせて高抵抗層５の領
域に複数回のイオン注入を施し、階段状の濃度分布５
、５’、 ５″を形成する方法が考案されている。しか
しこの場合も工程数が増えるという欠点がある。
対してマスク２５の位置を順次ずらせて高抵抗層５の領
域に複数回のイオン注入を施し、階段状の濃度分布５
、５’、 ５″を形成する方法が考案されている。しか
しこの場合も工程数が増えるという欠点がある。
く問題点を解決するだめの手段〉
本発明は上記のような欠点をなく Ｌ、閾値電圧値の制
御を容易にし、且つ工程数を増やすことなく高抵抗層５
の横方向の不純物濃度を２段階にし、オン抵抗（ＲＯＭ
）の低下と耐圧特性の改善を図った高耐圧ＭＯＳ電界効
果半導体装置を提供するものである。
御を容易にし、且つ工程数を増やすことなく高抵抗層５
の横方向の不純物濃度を２段階にし、オン抵抗（ＲＯＭ
）の低下と耐圧特性の改善を図った高耐圧ＭＯＳ電界効
果半導体装置を提供するものである。
第１図は本発明の半導体構造を示す断面図で、基板左側
領域に高耐圧ＭＯＳ−ＦＥＴが、右側領域に低耐圧ＭＯ
Ｓ−ＦＥＴが形成されるものとする。
領域に高耐圧ＭＯＳ−ＦＥＴが、右側領域に低耐圧ＭＯ
Ｓ−ＦＥＴが形成されるものとする。
１はＰ型基板で、該基板１にＮ＋ソース領域２及びＮ＋
ドレイン領域３が夫々形成されているが、高耐圧ＭＯＳ
−ＦＥＴのソース領域とロジック回路を構成する低耐圧
ＭＯＳ電界効果トランジスタのドレイン領域・チャンネ
ル領域・ソース領域の全域の囲むようにその周囲にＰ＋
領域４及び４′が設けられ、またドレイン領域３に接続
した同一導電型の高抵抗層５及びそれより不純物濃度の
低い高抵抗層領域５′が設けられている。高抵抗層領域
５′は高抵抗層領域５に上記Ｐ＋領域４を重ね合わせて
不純物を補償することによって形成する。
ドレイン領域３が夫々形成されているが、高耐圧ＭＯＳ
−ＦＥＴのソース領域とロジック回路を構成する低耐圧
ＭＯＳ電界効果トランジスタのドレイン領域・チャンネ
ル領域・ソース領域の全域の囲むようにその周囲にＰ＋
領域４及び４′が設けられ、またドレイン領域３に接続
した同一導電型の高抵抗層５及びそれより不純物濃度の
低い高抵抗層領域５′が設けられている。高抵抗層領域
５′は高抵抗層領域５に上記Ｐ＋領域４を重ね合わせて
不純物を補償することによって形成する。
く作 用〉
このよう力構造にすることによって、
（１）高耐圧ＭＯＳ−ＦＥＴの耐圧を高くする為に低不
純物濃度基板を用いても、高抵抗層とソース領域２及び
低耐圧ＭＯＳ電界効果トランジスタのドレイン・ソース
間で発生スるパンチ・スルー現象による耐圧の低下を防
ぐ。
純物濃度基板を用いても、高抵抗層とソース領域２及び
低耐圧ＭＯＳ電界効果トランジスタのドレイン・ソース
間で発生スるパンチ・スルー現象による耐圧の低下を防
ぐ。
（２）高抵抗層の不純物濃度を２段階にし、チャンネル
領域に接する高抵抗層５′は濃度を低くしているため、
空乏層が充分拡がって高耐圧が得られるとともに、ドレ
イン領域側の高抵抗層５は比較的不純物濃度か高い為、
その境界近傍に於ける電界強度を緩和１〜且つオン抵抗
（ＲＯＮ）の低減を図る。
領域に接する高抵抗層５′は濃度を低くしているため、
空乏層が充分拡がって高耐圧が得られるとともに、ドレ
イン領域側の高抵抗層５は比較的不純物濃度か高い為、
その境界近傍に於ける電界強度を緩和１〜且つオン抵抗
（ＲＯＮ）の低減を図る。
（３）第３図の従来構造による自己整合プロセスを用い
た場合よりも、耐パンチ・スルー現象に対［７て強く々
る為チャンネル長を更に縮めるこ々ができ、相互コンダ
クタンスｑｍのアップを図れる こと等、高性能な高耐圧ＭＯＳ”ＩＣを安定的に作製す
ることができる。
た場合よりも、耐パンチ・スルー現象に対［７て強く々
る為チャンネル長を更に縮めるこ々ができ、相互コンダ
クタンスｑｍのアップを図れる こと等、高性能な高耐圧ＭＯＳ”ＩＣを安定的に作製す
ることができる。
〈実施例〉
第２図（ａ）〜（ｇ）を用いて本発明の詳細な説明する
０ 半導体基板１には低不純物濃度のＰ型基板を用いその表
面に薄い酸化膜１８を介して Ｐ イオンをレジスト１
９をマスクとしてイオン注入した後、拡散を行なって高
抵抗層５を形成する（第２図（ａ））。
０ 半導体基板１には低不純物濃度のＰ型基板を用いその表
面に薄い酸化膜１８を介して Ｐ イオンをレジスト１
９をマスクとしてイオン注入した後、拡散を行なって高
抵抗層５を形成する（第２図（ａ））。
次に上記拡散工程で成長した酸化膜を１度エツチングで
剥っだ後再び薄い酸化膜２０を成長させ、レジスト２１
をマスクにして Ｂ イオンをイオン注入して拡散を行
ない、ビ領域４と４′及び高抵抗層５の領域に重ね合わ
せてイオン注入した領域５′を形成する（第２図（＋）
））。この時領域５′はＰ型にならないように上記 Ｐ
イオン注入量及び１１Ｂ＋イオン注入量を選ぶ必要が
ある。父上記１１Ｂ＋ イオンの注入量は閾値電圧が最
終的に目標の値になるように選ぶのが閾値電圧値を調整
する為のチャンネル・ドーピング工程を省く上で好まし
い。
剥っだ後再び薄い酸化膜２０を成長させ、レジスト２１
をマスクにして Ｂ イオンをイオン注入して拡散を行
ない、ビ領域４と４′及び高抵抗層５の領域に重ね合わ
せてイオン注入した領域５′を形成する（第２図（＋）
））。この時領域５′はＰ型にならないように上記 Ｐ
イオン注入量及び１１Ｂ＋イオン注入量を選ぶ必要が
ある。父上記１１Ｂ＋ イオンの注入量は閾値電圧が最
終的に目標の値になるように選ぶのが閾値電圧値を調整
する為のチャンネル・ドーピング工程を省く上で好まし
い。
次に再び、レジスト２２を部分的に覆い、Ｂイオン注入
をしてＰ＋のフィールド・ドープ領域６を形成する（第
２図（Ｃ））。
をしてＰ＋のフィールド・ドープ領域６を形成する（第
２図（Ｃ））。
次に拡散によって成長した厚い酸化膜１０を写真食刻技
術を用いて窓開けし、薄い酸化膜２４を成長させた上で
レジスト２３を部分的に覆い、３１Ｐ＋をイオン注入し
てディプレッション型トランジスタ閾値電圧を調整する
為 Ｐ イオンをイオン注入する（第２図（ｄ））。
術を用いて窓開けし、薄い酸化膜２４を成長させた上で
レジスト２３を部分的に覆い、３１Ｐ＋をイオン注入し
てディプレッション型トランジスタ閾値電圧を調整する
為 Ｐ イオンをイオン注入する（第２図（ｄ））。
その後多結晶シリコンを気相成長法によりディポジショ
ンし、エンチングによってその不要部分を除去してゲー
ト電極９及び９′、フローティング導電体１４を形成す
る。更にリンを自己整合的に拡散又はイオン注入によっ
て基板内にドーピングしンース領域２及び２′、ドレイ
ン領域３及び３′を形成する（第２図（ｅ））。
ンし、エンチングによってその不要部分を除去してゲー
ト電極９及び９′、フローティング導電体１４を形成す
る。更にリンを自己整合的に拡散又はイオン注入によっ
て基板内にドーピングしンース領域２及び２′、ドレイ
ン領域３及び３′を形成する（第２図（ｅ））。
次に気相成長法により厚い絶縁膜１１をディポジション
し、ドレイン・コンタクｌ”ＦＪ トソース・コンタク
ト部をエツチングによって開口する。その後全面にＡＩ
等の導電体を蒸着又はスパッタ或いはその他の方法でデ
ィポジションし、その不要な部分を除去して、ノース電
極８及び８′、ドレイン電極７及び７′、フローティン
グ導電体１４′を構成する（第２図（ｆ））。
し、ドレイン・コンタクｌ”ＦＪ トソース・コンタク
ト部をエツチングによって開口する。その後全面にＡＩ
等の導電体を蒸着又はスパッタ或いはその他の方法でデ
ィポジションし、その不要な部分を除去して、ノース電
極８及び８′、ドレイン電極７及び７′、フローティン
グ導電体１４′を構成する（第２図（ｆ））。
更に気相成長法により厚い絶縁膜Ｉ２をディポジション
し、高耐圧ＭＯＳ−ＦＥＴのドレイン電極部１ソース電
極部等にスルー・ホールを開口しだ後再びＡ１等の導電
体を全面にディポジションし、不要な部分を除去してソ
ース電極より延展したフィールド・プレート８″及びド
レイン電極より延展しだフィールド・プレート７″又ロ
ジツク回路を電位的て遮蔽するシールド・プレート１７
を構成する。
し、高耐圧ＭＯＳ−ＦＥＴのドレイン電極部１ソース電
極部等にスルー・ホールを開口しだ後再びＡ１等の導電
体を全面にディポジションし、不要な部分を除去してソ
ース電極より延展したフィールド・プレート８″及びド
レイン電極より延展しだフィールド・プレート７″又ロ
ジツク回路を電位的て遮蔽するシールド・プレート１７
を構成する。
最後に保護膜１３を形成して当高耐圧ＭＯＳ・ＩＣのプ
ロセスは完了する（第２図（ｇ））。
ロセスは完了する（第２図（ｇ））。
本発明の他の実施例として例えば厚い酸化膜１０を形成
する上に於いて選択酸化法を採用してもよいし又気相成
長法による絶縁膜を用いてもよい。
する上に於いて選択酸化法を採用してもよいし又気相成
長法による絶縁膜を用いてもよい。
本発明は主にシリコン基板内の不純物のドーピングの構
成にあり、高耐圧ＭＯＳ−ＦＥＴ、低剛圧ＭＯＳ電界効
果トランジスタの素子構造は本実施例に限られるもので
はなく、その他の構造のものに於いても採用できること
は言うまでもない。
成にあり、高耐圧ＭＯＳ−ＦＥＴ、低剛圧ＭＯＳ電界効
果トランジスタの素子構造は本実施例に限られるもので
はなく、その他の構造のものに於いても採用できること
は言うまでもない。
又更に高抵抗層５を形成する工程と同じ工程でＰ−チャ
ンネル低耐圧電界効果トランジスタを構成する為のＮｗ
ｅｌｌを形成し、ロジック回路をＣ−ＭＯＳ （相補形
ＭＯＳ）構成にすることもでき、ロジック回路の低消費
電力化を図ることも可能である。
ンネル低耐圧電界効果トランジスタを構成する為のＮｗ
ｅｌｌを形成し、ロジック回路をＣ−ＭＯＳ （相補形
ＭＯＳ）構成にすることもでき、ロジック回路の低消費
電力化を図ることも可能である。
〈発明の効果〉
以上のように本発明によればこれまでに述べてきたよう
に特別工程数を増すことなく、■ ＩＣを構成する各々
のトランジスタの閾値電圧の制御が容易になること ■ 高耐圧ＭＯＳ−ＦＥＴの耐圧特性を改善しオン抵抗
（Ｒ，ＯＮ）の低減化が図れること■ ゲート長の縮小
化が図れること ■ 更に低電圧ロジック回路をＣ−ＭＯＳ構成にできそ
の低消費電力化が図れること 等積々の特徴を有し、高性能な高耐圧ＭＯＳ・ＩＣを安
定的に作成することができる。
に特別工程数を増すことなく、■ ＩＣを構成する各々
のトランジスタの閾値電圧の制御が容易になること ■ 高耐圧ＭＯＳ−ＦＥＴの耐圧特性を改善しオン抵抗
（Ｒ，ＯＮ）の低減化が図れること■ ゲート長の縮小
化が図れること ■ 更に低電圧ロジック回路をＣ−ＭＯＳ構成にできそ
の低消費電力化が図れること 等積々の特徴を有し、高性能な高耐圧ＭＯＳ・ＩＣを安
定的に作成することができる。
第１図は本発明による一実施例の高耐圧ＭＯＳ−ＩＣの
基板断面図、第２図（ａ）乃至り）は同実施例の製造工
程を説明するだめの基板断面図、第３図は従来の高耐圧
ＭＯＳ−ＩＣの基板断面図、第４図（ａ）乃至（ｄ）は
従来の高耐圧ＭＯＳ−ＦＥＴの高抵抗層の作成工程を説
明するための基板断面図である。 １：半導体基板 ２．２’：ソース領域 ３．３７：ド
レイン領域 ４：基板より高濃度でソース・ドレインよ
り低濃度の不純物領域 ５：高抵抗層−署人 弁理士
福 士 愛 彦（他２名）０】）
基板断面図、第２図（ａ）乃至り）は同実施例の製造工
程を説明するだめの基板断面図、第３図は従来の高耐圧
ＭＯＳ−ＩＣの基板断面図、第４図（ａ）乃至（ｄ）は
従来の高耐圧ＭＯＳ−ＦＥＴの高抵抗層の作成工程を説
明するための基板断面図である。 １：半導体基板 ２．２’：ソース領域 ３．３７：ド
レイン領域 ４：基板より高濃度でソース・ドレインよ
り低濃度の不純物領域 ５：高抵抗層−署人 弁理士
福 士 愛 彦（他２名）０】）
Claims (1)
- 【特許請求の範囲】 １）ａ、高耐圧ＭＯＳ電界効果トランジスタと該高耐圧
ＭＯＳ電界効果トランジスタより低い耐圧特性をもつ低
耐圧ＭＯＳ電界効果トランジスタとを同一半導体基板に
形成してなる半導体装置において、 ｂ、高耐圧ＭＯＳ電界効果トランジスタのチャンネル領
域及びソース領域と低耐圧電界効果トランジスタのドレ
イン、チャンネル及びソースの全領域を囲むように基板
の濃度よりも不純物濃度が高く、且つソース及びドレイ
ン領域よりも濃度の低い基板自体と同じ導電型の不純物
領域を設けたことを特徴とする高耐圧ＭＯＳ電界効果半
導体装置。 ２）前記基板自体と同じ導電型の不純物領域は、高耐圧
ＭＯＳ電界効果トランジスタに形成された高抵抗層のソ
ース側に、該高抵抗層の濃度より低い高抵抗層と同一導
電型の不純物領域が一部重ね合せされて形成されたこと
を特徴とする請求の範囲第１項記載の高耐圧ＭＯＳ電界
効果半導体装置。 ３）前記低耐圧電界効果トランジスタはＣＭＯＳ回路を
なし、前記高耐圧ＭＯＳ電界効果トランジスタが含む高
抵抗層と、低耐圧電界効果トランジスタのためのウェル
とが同一工程で形成されてなることを特徴とする請求の
範囲第１項記載の高耐圧ＭＯＳ電界効果半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60007777A JPH0644605B2 (ja) | 1985-01-19 | 1985-01-19 | 高耐圧ｍｏｓ電界効界半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60007777A JPH0644605B2 (ja) | 1985-01-19 | 1985-01-19 | 高耐圧ｍｏｓ電界効界半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61168254A true JPS61168254A (ja) | 1986-07-29 |
| JPH0644605B2 JPH0644605B2 (ja) | 1994-06-08 |
Family
ID=11675102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60007777A Expired - Fee Related JPH0644605B2 (ja) | 1985-01-19 | 1985-01-19 | 高耐圧ｍｏｓ電界効界半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644605B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001274390A (ja) * | 2000-01-18 | 2001-10-05 | Fuji Electric Co Ltd | 高耐圧デバイスおよびその製造方法、不純物拡散領域の形成方法 |
| JP2010518643A (ja) * | 2007-02-14 | 2010-05-27 | アギア システムズ インコーポレーテッド | バイポーラ・トランジスタのコレクタ抵抗を低減する方法およびｃｍｏｓフローへの統合化 |
| WO2012120802A1 (ja) * | 2011-03-09 | 2012-09-13 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5368987A (en) * | 1976-12-02 | 1978-06-19 | Fujitsu Ltd | Semiconductor device |
| JPS59215766A (ja) * | 1983-05-24 | 1984-12-05 | Seiko Instr & Electronics Ltd | Ｍｏｓ集積回路装置 |
-
1985
- 1985-01-19 JP JP60007777A patent/JPH0644605B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5368987A (en) * | 1976-12-02 | 1978-06-19 | Fujitsu Ltd | Semiconductor device |
| JPS59215766A (ja) * | 1983-05-24 | 1984-12-05 | Seiko Instr & Electronics Ltd | Ｍｏｓ集積回路装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001274390A (ja) * | 2000-01-18 | 2001-10-05 | Fuji Electric Co Ltd | 高耐圧デバイスおよびその製造方法、不純物拡散領域の形成方法 |
| JP2010518643A (ja) * | 2007-02-14 | 2010-05-27 | アギア システムズ インコーポレーテッド | バイポーラ・トランジスタのコレクタ抵抗を低減する方法およびｃｍｏｓフローへの統合化 |
| WO2012120802A1 (ja) * | 2011-03-09 | 2012-09-13 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0644605B2 (ja) | 1994-06-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100415490B1 (ko) | 파워 모스 소자 및 그 제조 방법 | |
| KR100292567B1 (ko) | 측면2중확산절연게이트전계효과트랜지스터및그제조방법 | |
| US5273922A (en) | High speed, low gate/drain capacitance DMOS device | |
| US7186618B2 (en) | Power transistor arrangement and method for fabricating it | |
| US20010009790A1 (en) | Self-aligned lateral DMOS with spacer drift region | |
| US5654561A (en) | Insulated gate bipolar transistor with multiple buffer layers | |
| JP3319215B2 (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
| EP0189208A2 (en) | Mos transistor with higher withstand voltage | |
| JPH09219512A (ja) | Ｍｏｓ電界効果トランジスタ及びその製造方法 | |
| JPH1012887A (ja) | トランジスタ素子及びその製造方法 | |
| US6030870A (en) | High density MOS technology power device | |
| US6867476B2 (en) | Vertical double diffused MOSFET and method of fabricating the same | |
| JP4009331B2 (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| GB2045525A (en) | Field effect transistor construction | |
| CN101383377A (zh) | 沟槽晶体管及其制造方法 | |
| US5451536A (en) | Power MOSFET transistor | |
| JPH0817848A (ja) | Ｍｏｓ型電力装置の製造方法 | |
| US6486512B2 (en) | Power semiconductor device having high breakdown voltage and method for fabricating the same | |
| KR20000059529A (ko) | 고전압 소자 및 그 제조방법 | |
| JP3448138B2 (ja) | 半導体装置の製造方法 | |
| JPS58175872A (ja) | 絶縁ゲ−ト電界効果トランジスタ | |
| JPS62155567A (ja) | 絶縁ゲ−ト型半導体装置の製造方法 | |
| JPS61168254A (ja) | 高耐圧ｍｏｓ電界効果半導体装置 | |
| JPH11501462A (ja) | 表面電界減少型（ｒｅｓｕｒｆ型）高電圧半導体装置の製造方法及びその製造方法によって製造される半導体装置 | |
| US4923824A (en) | Simplified method of fabricating lightly doped drain insulated gate field effect transistors |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |