JPH01278074A - Ｍｉｓ型トランジスタおよびその製造方法 - Google Patents
Ｍｉｓ型トランジスタおよびその製造方法Info
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- JPH01278074A JPH01278074A JP10814288A JP10814288A JPH01278074A JP H01278074 A JPH01278074 A JP H01278074A JP 10814288 A JP10814288 A JP 10814288A JP 10814288 A JP10814288 A JP 10814288A JP H01278074 A JPH01278074 A JP H01278074A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＭｔｓｚトランジスタの構造およびその製造
方法に関するものである。
方法に関するものである。
第６図はＴＳＡＮＧ等により ＴＥＥＥ Ｔｒａｎｓａ
ｃｔｉ。
ｃｔｉ。
ｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ＶＯＬ、ＥＤ
−２９１９８２に発表されている短チヤネルトランジス
タのドレイン部の電界を緩和するドレイン・ソース構造
を有するＬｉＱｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
（以下ＬＤＤと略す）ＭＯＳトランジスタの構造を示す
断面図である。
−２９１９８２に発表されている短チヤネルトランジス
タのドレイン部の電界を緩和するドレイン・ソース構造
を有するＬｉＱｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
（以下ＬＤＤと略す）ＭＯＳトランジスタの構造を示す
断面図である。
第６図において、Ｐ型に浅くドープされたＰ−半導体基
板１の主面内にＮ型に深くドープされたＮ゛ソース領域
２とＮ＋ドレイン領域３が形成されている。Ｎ＋ソース
領域２およびＮ＋ドレイン領域３にそれぞれ隣接して、
不純物濃度が１０１７／ Ｃ１１１３から１０１８／Ｃ
ｍ３．’ｌ−グーのＮ型に浅くドープされたＮ−拡散領
域４．５が形成されている。
板１の主面内にＮ型に深くドープされたＮ゛ソース領域
２とＮ＋ドレイン領域３が形成されている。Ｎ＋ソース
領域２およびＮ＋ドレイン領域３にそれぞれ隣接して、
不純物濃度が１０１７／ Ｃ１１１３から１０１８／Ｃ
ｍ３．’ｌ−グーのＮ型に浅くドープされたＮ−拡散領
域４．５が形成されている。
またＮ−拡散領域４，５の間のＰ−半導体基板１の主面
付近をチャネル領域６とする。
付近をチャネル領域６とする。
チャネル領域６の上側に、ゲー］・酸化膜７を介して、
ポリシリコンから成るゲート電極８が設けられる。ゲー
ト電極８の側壁に接してゲート酸化Ｗｉ７から続く酸化
膜で形成されるサイドウオール９が設けられる。Ｎ−拡
散領域４．５のチャネル領域６側の端は、ゲート電極８
の端の直下からそれぞれチャネル領域６の内側の方に数
１００人入った位置にある。
ポリシリコンから成るゲート電極８が設けられる。ゲー
ト電極８の側壁に接してゲート酸化Ｗｉ７から続く酸化
膜で形成されるサイドウオール９が設けられる。Ｎ−拡
散領域４．５のチャネル領域６側の端は、ゲート電極８
の端の直下からそれぞれチャネル領域６の内側の方に数
１００人入った位置にある。
第７図は第６図に示す従来のＮチャネルＬＤＤＭＯＳト
ランジスタの製造方法を示す工程断面図である。第７図
（ａ）において、Ｐ−半導体基板１の主面上に酸化膜と
ポリシリコンを順次積層し、その後異方性エツチングに
よってゲート酸化膜７とゲート電極８を形成する。次に
第７図（ｂ）において、リンまたはヒソ等のＮ型不純物
をゲート電極８をマスクとしてＰ−半導体基板１にドー
ズｍ１０１３／Ｃｍ２オーダーのイオン注入を行う。次
に第７図（ｃ）において、ＣＶ Ｄ （Ｃｈｅｍｉｃａ
ｌ Ｖａｐｏｒ Ｐｅｐｏｓｉｔｉｏｎ）法により酸化
ｌｌ１１１０を形成する。そして第７図（ｄ）において
、酸化膜１０を異方性エツチングにより、ゲート電ＷＡ
８の側壁部だ１プをサイドウオール９として残し、他の
部分を除去する。
ランジスタの製造方法を示す工程断面図である。第７図
（ａ）において、Ｐ−半導体基板１の主面上に酸化膜と
ポリシリコンを順次積層し、その後異方性エツチングに
よってゲート酸化膜７とゲート電極８を形成する。次に
第７図（ｂ）において、リンまたはヒソ等のＮ型不純物
をゲート電極８をマスクとしてＰ−半導体基板１にドー
ズｍ１０１３／Ｃｍ２オーダーのイオン注入を行う。次
に第７図（ｃ）において、ＣＶ Ｄ （Ｃｈｅｍｉｃａ
ｌ Ｖａｐｏｒ Ｐｅｐｏｓｉｔｉｏｎ）法により酸化
ｌｌ１１１０を形成する。そして第７図（ｄ）において
、酸化膜１０を異方性エツチングにより、ゲート電ＷＡ
８の側壁部だ１プをサイドウオール９として残し、他の
部分を除去する。
その後、ゲート電極８とサイドウオール９をマスクとし
て、Ｐ−半導体基板１に高濃度のＮ型不純物を注入する
。次に第７図（ｅ）において、第７図（ｂ）および（ｄ
）で注入したＮ型不純物のイオンを熱処理によって拡散
し最終的に図のような構造を得る。
て、Ｐ−半導体基板１に高濃度のＮ型不純物を注入する
。次に第７図（ｅ）において、第７図（ｂ）および（ｄ
）で注入したＮ型不純物のイオンを熱処理によって拡散
し最終的に図のような構造を得る。
次に、ＬＤＤ構造の原理について説明する。第８図（ａ
）、 （ｂ）はそれぞれ、五極管領域、三極管領域での
１００ＭＯＳトランジスタの動作状態を示す構成図であ
る。Ｐ−半導体基板１およびＮ＋ソース領域２はＧＮＤ
電位（Ｏｖ）に接地されている。Ｎ＋ドレイン領域３に
は電源電圧、例えば５Ｖが印加される。またゲート電極
８にはグー１〜電圧Ｖ。が与えられる。
）、 （ｂ）はそれぞれ、五極管領域、三極管領域での
１００ＭＯＳトランジスタの動作状態を示す構成図であ
る。Ｐ−半導体基板１およびＮ＋ソース領域２はＧＮＤ
電位（Ｏｖ）に接地されている。Ｎ＋ドレイン領域３に
は電源電圧、例えば５Ｖが印加される。またゲート電極
８にはグー１〜電圧Ｖ。が与えられる。
また、ＰＮ接合部には空乏層１１が存在する。
空乏層の幅Ｗは次式（１）で与えられる。
・・・（１）
式（１）において、ＮＡはアクセプタ濃度、Ｎ、はドナ
ー濃度、■ は逆バイアス電圧、■、はＰＨ接合の拡散
電位、ε、は半導体の誘電率、ｑは電荷ｍである。
ー濃度、■ は逆バイアス電圧、■、はＰＨ接合の拡散
電位、ε、は半導体の誘電率、ｑは電荷ｍである。
式（１）において、Ｎ型の不純物濃度Ｎ、の方がＰ型の
不純物濃度ＮＡよりも著しく高い場合はＮまた、Ｎ型の
不純物濃度Ｎ。とＰ型の不純物濃度Ｎ がほぼ笠しい場
合はＮＤ二ＮＡとして下記近似式（３）を得る。
不純物濃度ＮＡよりも著しく高い場合はＮまた、Ｎ型の
不純物濃度Ｎ。とＰ型の不純物濃度Ｎ がほぼ笠しい場
合はＮＤ二ＮＡとして下記近似式（３）を得る。
Ｎ＋ドレイン領域３だけでトレインを構成した場合、チ
ャネル領域６のドレイン端での空乏層の幅Ｗは式（２）
で与えられる。またＬＤＤ！￥！ＭＯＳトランジスタの
ようにＮ−拡散領域５を設けた場合、空乏層の幅Ｗは式
（３）で与えられる。逆バイアス電圧Ｖ、が同じなら、
Ｎ−拡散領域５を設けたＬＤＤ型ＭＯＳトランジスタの
方が、幅Ｗが大きくなりその部分にかかる電Ｗは小さく
なる。そのためドレインとチャネル領域間で起こる高電
界によるブレークダウンなどが起こりにくくなる。
ャネル領域６のドレイン端での空乏層の幅Ｗは式（２）
で与えられる。またＬＤＤ！￥！ＭＯＳトランジスタの
ようにＮ−拡散領域５を設けた場合、空乏層の幅Ｗは式
（３）で与えられる。逆バイアス電圧Ｖ、が同じなら、
Ｎ−拡散領域５を設けたＬＤＤ型ＭＯＳトランジスタの
方が、幅Ｗが大きくなりその部分にかかる電Ｗは小さく
なる。そのためドレインとチャネル領域間で起こる高電
界によるブレークダウンなどが起こりにくくなる。
このようにして微細化に伴うドレイン耐圧の低下という
問題をＬＤＤ構造により解決している。
問題をＬＤＤ構造により解決している。
次に動作について説明する。ドレイン電圧Ｖ。
がゲート電圧ｖ６より大きい時、トランジスタは第８図
（ａ）のように三極管領域での動作状態を示す。三極管
領域ではチャネル領域６に形成された反転層（図中斜線
部）の他に、チャネル領域６のドレイン側に高抵抗の空
乏層が現れる。この空乏層の他にソース側およびドレイ
ン側のＮ−拡散領域４，５がチャネル領域６以外の寄生
抵抗となり、ドレイン電流の低下を招く。
（ａ）のように三極管領域での動作状態を示す。三極管
領域ではチャネル領域６に形成された反転層（図中斜線
部）の他に、チャネル領域６のドレイン側に高抵抗の空
乏層が現れる。この空乏層の他にソース側およびドレイ
ン側のＮ−拡散領域４，５がチャネル領域６以外の寄生
抵抗となり、ドレイン電流の低下を招く。
またドレイン電圧■、がゲート電圧■。より充分小さい
時、］−ランジスタは第８図（ｂ）のように三極管領域
での動作状態を示す。三極管領域では、チャネル領域６
に反転層（図中斜線部）がほぼ−様に形成され、チャネ
ル領域６での抵抗は小さいが、ソース側およびドレイン
側のＮ−拡散領域４゜５が寄生抵抗となり、やはりドレ
イン電流を低下させトランジスタの電流駆動能力を下げ
る。
時、］−ランジスタは第８図（ｂ）のように三極管領域
での動作状態を示す。三極管領域では、チャネル領域６
に反転層（図中斜線部）がほぼ−様に形成され、チャネ
ル領域６での抵抗は小さいが、ソース側およびドレイン
側のＮ−拡散領域４゜５が寄生抵抗となり、やはりドレ
イン電流を低下させトランジスタの電流駆動能力を下げ
る。
（発明が解決しようとする課題〕
従来のしＤＤＭＯＳトランジスタは以上のように構成さ
れているので、構造的にＮ−拡散領域４゜５が寄生抵抗
となり、ドレイン電流が減少しトランジスタの電流駆動
能力が落ちるという問題があった。
れているので、構造的にＮ−拡散領域４゜５が寄生抵抗
となり、ドレイン電流が減少しトランジスタの電流駆動
能力が落ちるという問題があった。
また、ドレイン付近の電界によって熱平衡状態より大き
いエネルギーを有するホットキャリヤが発生する。この
ホットキャリヤは、ドレイン側のＮ−拡散領域５付近で
発生し、その一部はドレイン側のサイドウオール９の下
部に注入される。サイドウオール９下部の酸化膜内のエ
ネルギー単位にトラップされたこのキャリヤによる電界
のため、Ｎ−拡散領域５の表面付近が空乏化される。こ
のため、閾値が高くなったり、動作状態になってもこの
Ｎ−拡散領域５の高抵抗部分のためコンダクタンスが小
さくなったりして、さらにドレイン特性が劣化し実用に
耐える素子の寿命が短くなるという信頼性上の問題点が
あった。′ この発明は上記のような問題点を解消するためになされ
たもので、従来同様にＭＩＳ型トランジスタのドレイン
電界を緩和し耐圧を高くすることができるとともに、加
えてトランジスタの三極管。
いエネルギーを有するホットキャリヤが発生する。この
ホットキャリヤは、ドレイン側のＮ−拡散領域５付近で
発生し、その一部はドレイン側のサイドウオール９の下
部に注入される。サイドウオール９下部の酸化膜内のエ
ネルギー単位にトラップされたこのキャリヤによる電界
のため、Ｎ−拡散領域５の表面付近が空乏化される。こ
のため、閾値が高くなったり、動作状態になってもこの
Ｎ−拡散領域５の高抵抗部分のためコンダクタンスが小
さくなったりして、さらにドレイン特性が劣化し実用に
耐える素子の寿命が短くなるという信頼性上の問題点が
あった。′ この発明は上記のような問題点を解消するためになされ
たもので、従来同様にＭＩＳ型トランジスタのドレイン
電界を緩和し耐圧を高くすることができるとともに、加
えてトランジスタの三極管。
三極管領域での電流駆動能力を落とさず、またトレイン
特性の劣化を軽減することによって、素子の寿命を大幅
に改善できるＭＩＳ型トランジスタおよびその′！ｌ造
方法を得ることを目的とする。
特性の劣化を軽減することによって、素子の寿命を大幅
に改善できるＭＩＳ型トランジスタおよびその′！ｌ造
方法を得ることを目的とする。
この発明に係るＭＩＳ型トランジスタは、第１導電型の
半導体基板と、前記半導体基板の主面内に、所定間隔を
おいて形成された前記半導体基板と反対導電型の第１お
よび第２の領域と、前記半導体基板主面内に前記第１お
よび第２の領域に隣接してその間に形成された、前記第
１および第２の領域と比較して不純物濃度が低く同じ導
電型の第３および第４の領域と、前記第３．第４の領域
およびその間の前記半導体基板主面上に形成された絶縁
膜と、前記第３．第４の領域およびその間の前記半導体
基板主面の上側に、前記絶縁膜を介して形成された第１
のゲート電極と、前記第３゜第４の領域の間の前記半導
体基板主面の上方に相当する前記第１のゲート電極上に
形成された第２のゲート電極とを備えたものである。
半導体基板と、前記半導体基板の主面内に、所定間隔を
おいて形成された前記半導体基板と反対導電型の第１お
よび第２の領域と、前記半導体基板主面内に前記第１お
よび第２の領域に隣接してその間に形成された、前記第
１および第２の領域と比較して不純物濃度が低く同じ導
電型の第３および第４の領域と、前記第３．第４の領域
およびその間の前記半導体基板主面上に形成された絶縁
膜と、前記第３．第４の領域およびその間の前記半導体
基板主面の上側に、前記絶縁膜を介して形成された第１
のゲート電極と、前記第３゜第４の領域の間の前記半導
体基板主面の上方に相当する前記第１のゲート電極上に
形成された第２のゲート電極とを備えたものである。
またこの発明に係るＭＩＳ型トランジスタの製造方法は
、第１導電型の半導体基板の主面上に第１の絶縁膜を形
成する工程と、前記第１の絶縁膜上に第１のゲート電極
となる第１の導電膜を形成する工程と、前記第１の導電
股上に第２のゲート電極となる第２の導電膜を形成し、
さらにその上にレジストを塗布しこれをパターン化する
工程と、前記パターン化されたレジストをマスクとして
、前記レジストの幅より狭くなるように、前記第２の導
電膜にエツチングを行う工程と、前記パターン化された
レジストをマスクとして、前記レジストの幅と等しくな
るように、前記第１の導電膜にエツチングを行う工程と
、前記レジストの幅と等しくなるようにエツチングされ
た第１の導電膜をマスクとして、前記半導体基板に前記
半導体基板と反対導電型の不純物の導入を行う工程と、
前記レジストの幅より狭くなるようにエツチングされた
第２の導電膜をマスクとして、前記半導体基板に比較的
低濃度に前記半導体基板と反対導電型の不純物の導入を
行う工程とを含むものである。
、第１導電型の半導体基板の主面上に第１の絶縁膜を形
成する工程と、前記第１の絶縁膜上に第１のゲート電極
となる第１の導電膜を形成する工程と、前記第１の導電
股上に第２のゲート電極となる第２の導電膜を形成し、
さらにその上にレジストを塗布しこれをパターン化する
工程と、前記パターン化されたレジストをマスクとして
、前記レジストの幅より狭くなるように、前記第２の導
電膜にエツチングを行う工程と、前記パターン化された
レジストをマスクとして、前記レジストの幅と等しくな
るように、前記第１の導電膜にエツチングを行う工程と
、前記レジストの幅と等しくなるようにエツチングされ
た第１の導電膜をマスクとして、前記半導体基板に前記
半導体基板と反対導電型の不純物の導入を行う工程と、
前記レジストの幅より狭くなるようにエツチングされた
第２の導電膜をマスクとして、前記半導体基板に比較的
低濃度に前記半導体基板と反対導電型の不純物の導入を
行う工程とを含むものである。
この発明におけるＭＩＳ型トランジスタのゲート電極は
、ソースおよびドレインの一部となる比較的低濃度の領
域の上部にも設けられるので、動作時において、この比
較的低濃度の部分の抵抗を小さくする。また絶縁膜中に
注入されたホットキャリヤによる電界も緩和する。
、ソースおよびドレインの一部となる比較的低濃度の領
域の上部にも設けられるので、動作時において、この比
較的低濃度の部分の抵抗を小さくする。また絶縁膜中に
注入されたホットキャリヤによる電界も緩和する。
（実施例）
以下、この発明の一実施例を図について説明する。第１
図は、この発明の一実施例であるＬＤＤＭＯ８トランジ
スタの構造を示す断面図である。
図は、この発明の一実施例であるＬＤＤＭＯ８トランジ
スタの構造を示す断面図である。
Ｎ−拡散領域４．５およびチャネル領域６の上側には、
ゲート酸化膜７を介してゲート電極８ａが設けられる。
ゲート酸化膜７を介してゲート電極８ａが設けられる。
またチャネル領域６の上方に相当するゲート電極８ａ上
にはゲート電極８ｂが設けられる。Ｎ−拡散領域４．５
はそれぞれＮ＋ソース領域２．Ｎ＋ドレイン領域３の周
囲に形成されているが、動作に主に寄与するのは従来と
同様Ｎ＋ソース領域２．Ｎ＋トレイン領域３間に存在す
る部分である。その他の構成は第６図に示す従来のＬＤ
ＤＭＯＳトランジスタと同様である。
にはゲート電極８ｂが設けられる。Ｎ−拡散領域４．５
はそれぞれＮ＋ソース領域２．Ｎ＋ドレイン領域３の周
囲に形成されているが、動作に主に寄与するのは従来と
同様Ｎ＋ソース領域２．Ｎ＋トレイン領域３間に存在す
る部分である。その他の構成は第６図に示す従来のＬＤ
ＤＭＯＳトランジスタと同様である。
第２図は第１図に示すこの発明の一実施例であるＮチャ
ネルＬＤＤＭＯＳトランジスタの製造方法を示す工程断
面図である。まず第２図（ａ）において、Ｐ−半導体基
板１上にゲート酸化膜７を形成し、その上に例えばＮ型
にドープされた多結晶シリコン膜を第１のゲート電極８
ａとして形成する。さらにその上に、例えばタングステ
ンシリサイド、モリブデンシリサイドなどの高融点金属
シリサイド膜を第２のゲート電極８ｂとして形成する。
ネルＬＤＤＭＯＳトランジスタの製造方法を示す工程断
面図である。まず第２図（ａ）において、Ｐ−半導体基
板１上にゲート酸化膜７を形成し、その上に例えばＮ型
にドープされた多結晶シリコン膜を第１のゲート電極８
ａとして形成する。さらにその上に、例えばタングステ
ンシリサイド、モリブデンシリサイドなどの高融点金属
シリサイド膜を第２のゲート電極８ｂとして形成する。
なお、後工程でＰ−半導体基板１中に不純物の注入が充
分行えるように、多結晶シリコン膜の厚さは５００〜１
５００人程度にする。ゲート電極８ｂの上に通常の写真
製版工程にしたがって、ゲート電極部のパターンを７オ
トレジスト１２により形成する。
分行えるように、多結晶シリコン膜の厚さは５００〜１
５００人程度にする。ゲート電極８ｂの上に通常の写真
製版工程にしたがって、ゲート電極部のパターンを７オ
トレジスト１２により形成する。
第２図（ｂ）において、フォトレジスト１２をマスクと
して、高融点金属シリサイド膜をエツチングする。この
際等方性エツチングにより、サイドエツチングを行い、
ゲート電極８ｂとなる高融点金属シリサイド膜のパター
ン幅を、フォトレジスト１２のパターン幅より０．２〜
０．５μｍ程度狭くなるようにする。
して、高融点金属シリサイド膜をエツチングする。この
際等方性エツチングにより、サイドエツチングを行い、
ゲート電極８ｂとなる高融点金属シリサイド膜のパター
ン幅を、フォトレジスト１２のパターン幅より０．２〜
０．５μｍ程度狭くなるようにする。
第２図（Ｃ）において、第２図（ｂ）と同様にフォトレ
ジスト１２をマスクとして多結晶シリコン膜をエツチン
グする。この際異方性エツチングにより寸法シフトを少
くし、ゲート電極８ａとなる多結晶シリコン膜のパター
ン幅を、フォトレジスト１２のパターン幅とほぼ等しく
する。
ジスト１２をマスクとして多結晶シリコン膜をエツチン
グする。この際異方性エツチングにより寸法シフトを少
くし、ゲート電極８ａとなる多結晶シリコン膜のパター
ン幅を、フォトレジスト１２のパターン幅とほぼ等しく
する。
第２図（ｄ）において、形成されたゲート電極８ａとフ
ォトレジスト１２をマスクとして、高濃度不純物層形成
のため砒素イオン１３を注入する。
ォトレジスト１２をマスクとして、高濃度不純物層形成
のため砒素イオン１３を注入する。
なお、先に７オトレジスト１２を除去し、ゲート電極８
ａがマスクとして作用する程度の注入エネルギーを設定
しイオン注入を行ってもよい。なお注入イオンを図面中
に上記号で表す。
ａがマスクとして作用する程度の注入エネルギーを設定
しイオン注入を行ってもよい。なお注入イオンを図面中
に上記号で表す。
第２図（ｅ）において、フォトレジスト１２を除去し、
比較的低濃度の不純物層形成のためリンイオン１４を注
入する。リンイオン１４の注入エネルギーとして、多結
晶シリコン膜のゲート電極８ａは通過するが、高融点金
属シリサイド膜のゲート電極８ｂとゲート電極８ａの重
なった部分は通過しないような値を設定する。例えば、
多結晶シリコン膜の厚さが１０００人の場合、リンイオ
ンの注入エネルギーとしては１００〜１５０Ｋｅｖが適
当な値とななる。またリンイオンの注入量としては、５
×１０〜５×１０１３／ｃＩｉ程度の設定が、ＬＤＤ構
造のドレイン電界緩和作用に有効である。なお注入イオ
ンを図面中に一記号で表す。
比較的低濃度の不純物層形成のためリンイオン１４を注
入する。リンイオン１４の注入エネルギーとして、多結
晶シリコン膜のゲート電極８ａは通過するが、高融点金
属シリサイド膜のゲート電極８ｂとゲート電極８ａの重
なった部分は通過しないような値を設定する。例えば、
多結晶シリコン膜の厚さが１０００人の場合、リンイオ
ンの注入エネルギーとしては１００〜１５０Ｋｅｖが適
当な値とななる。またリンイオンの注入量としては、５
×１０〜５×１０１３／ｃＩｉ程度の設定が、ＬＤＤ構
造のドレイン電界緩和作用に有効である。なお注入イオ
ンを図面中に一記号で表す。
第２図（「）において、イオン注入された不純物が熱拡
散しない程度の温度と時間を設定し、不純物を活性化さ
せるための熱処理を加える。その結果、比較的不純物濃
度の高いＮ＋ソース領域２およびＮ＋ドレイン領域３と
比較的不純物濃度の低いＮ−拡散領域４，５が形成され
、最終的に図のような構造を得る。
散しない程度の温度と時間を設定し、不純物を活性化さ
せるための熱処理を加える。その結果、比較的不純物濃
度の高いＮ＋ソース領域２およびＮ＋ドレイン領域３と
比較的不純物濃度の低いＮ−拡散領域４，５が形成され
、最終的に図のような構造を得る。
なお上記実施例ではＮチャネルＬＤＤＭＯＳトランジス
タの製造方法について説明したが、基板や注入する不純
物の導電型を逆にすることにより、ＰチャネルＬＤＤＭ
Ｏ８ｔ−ランジスタら同様にしで作ることができる。
タの製造方法について説明したが、基板や注入する不純
物の導電型を逆にすることにより、ＰチャネルＬＤＤＭ
Ｏ８ｔ−ランジスタら同様にしで作ることができる。
次に動作について説明する。ドレイ電圧Ｖ。がゲート電
圧ＶＧより大きい三極管領域においては、主にソース側
に反転層が形成されている。そのためソース側のＮ−拡
散領域４のゲート酸化膜７付近に、ゲート電極８ａから
の電界による電荷蓄積層ができ、この部分の寄生抵抗が
減少する。
圧ＶＧより大きい三極管領域においては、主にソース側
に反転層が形成されている。そのためソース側のＮ−拡
散領域４のゲート酸化膜７付近に、ゲート電極８ａから
の電界による電荷蓄積層ができ、この部分の寄生抵抗が
減少する。
また、ドレイン電圧Ｖ がゲート電圧■６より充分小さ
い三極管領域においては、ソース側、ドレイン側とも同
じように反転層が形成されている。
い三極管領域においては、ソース側、ドレイン側とも同
じように反転層が形成されている。
そのためゲート電極８ａからの電界により、ソース側お
よびドレイン側のＮ−拡散領域４．５のそれぞれのゲー
ト酸化膜７付近に電荷蓄ｖ１層が形成され、それぞれの
寄生抵抗が減少する。
よびドレイン側のＮ−拡散領域４．５のそれぞれのゲー
ト酸化膜７付近に電荷蓄ｖ１層が形成され、それぞれの
寄生抵抗が減少する。
第３図は、この発明の１００ＭＯＳトランジスタの三極
管領域でのソース側表面チャネル方向のキャリヤ分布と
不純物濃度の一例を示したグラフである。なお、このグ
ラフはデバイスシュミレータ−による解析によって得ら
れたものである。曲線り。は従来のトランジスタのキャ
リヤ分布１曲線Ｌ１はこの発明のトランジスタのキャリ
ヤ分布。
管領域でのソース側表面チャネル方向のキャリヤ分布と
不純物濃度の一例を示したグラフである。なお、このグ
ラフはデバイスシュミレータ−による解析によって得ら
れたものである。曲線り。は従来のトランジスタのキャ
リヤ分布１曲線Ｌ１はこの発明のトランジスタのキャリ
ヤ分布。
曲線Ｌ２はＮ型不純物濃度１曲線Ｌ３はＰ型不純物濃度
を示す。また、測定条件は以下のとおりである。
を示す。また、測定条件は以下のとおりである。
ゲート酸化膜７の厚さＴ。Ｘ・・・ｌＱｎｍ拡散領域４
へのイオン注入ドーズ１Ｄ −５ｘ １０１２ｃｍ−２ ドレイン電圧Ｖ、・・・５ｖ ゲート電圧Ｖ。・・・５■ Ｎ−拡散領１４４の長さＷの間、不純物濃度Ｌ２Ｇｅｔ
１０１７／ｃｍ３程ＷＩＴ：アリ、従来（７）１００
ＭＯＳトランジスタではゲート電圧■。とじて５ｖを印
加しても、この層の上にゲート電極がないため、表面で
のキャリヤ分布Ｌ は１０１８／ｃｍ３程度までしか上
界しなかった。チャネル領域６のキャリヤ分布は１０１
９／ＣｌＲ３であり、それより一桁低い分布となるので
、高抵抗として作和しトランジスタの電流駆動能力を下
げる原因となっていた。−方、この発明の実施例による
ＬＤＤＭｏＳトランジスタでは、ゲート電極８ａがＮ−
拡散領域４の上部を覆っているため、ゲート電圧■６と
して５■を印加するとこの層の表面のキャリヤ分布し１
は１０１９／ｃＩＲ３稈度にまで上昇する。この電荷蓄
積層のキャリヤ分布はチャネル領域６のキャリヤ分布と
ほぼ等しくなるのでＮ−拡散領域４の寄生抵抗が減少す
る。このようにして、三極管領域でのこのトランジスタ
の電流駆動能力は従来の１０ＤＭＯＳトランジスタに比
べて改善される。なお三極管領域においては、この電荷
蓄積層による寄生抵抗の減少がソース側およびドレイン
側のＮ−拡散領域４．５で起きるので、やはり電流駆動
能力は改善される。
へのイオン注入ドーズ１Ｄ −５ｘ １０１２ｃｍ−２ ドレイン電圧Ｖ、・・・５ｖ ゲート電圧Ｖ。・・・５■ Ｎ−拡散領１４４の長さＷの間、不純物濃度Ｌ２Ｇｅｔ
１０１７／ｃｍ３程ＷＩＴ：アリ、従来（７）１００
ＭＯＳトランジスタではゲート電圧■。とじて５ｖを印
加しても、この層の上にゲート電極がないため、表面で
のキャリヤ分布Ｌ は１０１８／ｃｍ３程度までしか上
界しなかった。チャネル領域６のキャリヤ分布は１０１
９／ＣｌＲ３であり、それより一桁低い分布となるので
、高抵抗として作和しトランジスタの電流駆動能力を下
げる原因となっていた。−方、この発明の実施例による
ＬＤＤＭｏＳトランジスタでは、ゲート電極８ａがＮ−
拡散領域４の上部を覆っているため、ゲート電圧■６と
して５■を印加するとこの層の表面のキャリヤ分布し１
は１０１９／ｃＩＲ３稈度にまで上昇する。この電荷蓄
積層のキャリヤ分布はチャネル領域６のキャリヤ分布と
ほぼ等しくなるのでＮ−拡散領域４の寄生抵抗が減少す
る。このようにして、三極管領域でのこのトランジスタ
の電流駆動能力は従来の１０ＤＭＯＳトランジスタに比
べて改善される。なお三極管領域においては、この電荷
蓄積層による寄生抵抗の減少がソース側およびドレイン
側のＮ−拡散領域４．５で起きるので、やはり電流駆動
能力は改善される。
第４図（ａ）、 （ｂ）はそれぞれ、従来およびこの発
明による１００ＭＯＳトランジスタのドレイン特性を示
すグラフである。横軸はドレイン電圧Ｖ８、縦軸はドレ
イン電流Ｉ １パラメータはゲート電圧Ｖ。である。な
おゲート長しは０．５μｍ、ゲート幅Ｗは１０μｍ、ゲ
ート酸化膜７の厚さＴ。Ｘは１０ｎｍである。例えばド
レイン電圧ＶＤ＝５■、ゲート電圧ＶＧ＝５Ｖにしたの
時のドレイン電流！。を比較すると、第４図（ａ）では
約３ｍＡ。
明による１００ＭＯＳトランジスタのドレイン特性を示
すグラフである。横軸はドレイン電圧Ｖ８、縦軸はドレ
イン電流Ｉ １パラメータはゲート電圧Ｖ。である。な
おゲート長しは０．５μｍ、ゲート幅Ｗは１０μｍ、ゲ
ート酸化膜７の厚さＴ。Ｘは１０ｎｍである。例えばド
レイン電圧ＶＤ＝５■、ゲート電圧ＶＧ＝５Ｖにしたの
時のドレイン電流！。を比較すると、第４図（ａ）では
約３ｍＡ。
第４図（ｂ）では約４ｍＡである。第４図（ｂ）に示す
この発明のＬＤＤＭＯ８トランジスタの方が、ドレイン
電流ＩＯの駆動能力においてまさっているのは明白であ
る。
この発明のＬＤＤＭＯ８トランジスタの方が、ドレイン
電流ＩＯの駆動能力においてまさっているのは明白であ
る。
第５図（ａ）、 （ｂ）はそれぞれ、従来およびこの発
明による１００ＭＯＳトランジスタのドレイン部での１
秒間あたりのホットキャリヤ生成濃度を示した図である
。ソースからドレインへ向って流れるキャリヤによって
、ドレイン付近では衝突電離による新たなキャリヤが生
成される。その分布を等生成率線で示す。第５図（ａ）
において、従来のＬＤＤＭＯ８トランジスタではドレイ
ン付近で生成されたホットキャリヤの一部は、酸化膜で
形成されたサイドウオール９の下部に注入される。この
注入キャリヤの電界によってＮ−拡散領域５の表面が空
乏化され、寄生抵抗が大きくなる。第５図（ｂ）におい
て、この発明のしＤＤＭＯＳトランジスタでは、サイド
ウオール１２の下部のゲート酸化膜７への注入キャリヤ
による電界はその上部を覆っているゲート電極８ａの電
界によって緩和される。したがって、Ｎ−拡散領域５の
空乏化は緩和され、閾値の変動、寄生抵抗の増加などの
素子の劣化は軽減される。
明による１００ＭＯＳトランジスタのドレイン部での１
秒間あたりのホットキャリヤ生成濃度を示した図である
。ソースからドレインへ向って流れるキャリヤによって
、ドレイン付近では衝突電離による新たなキャリヤが生
成される。その分布を等生成率線で示す。第５図（ａ）
において、従来のＬＤＤＭＯ８トランジスタではドレイ
ン付近で生成されたホットキャリヤの一部は、酸化膜で
形成されたサイドウオール９の下部に注入される。この
注入キャリヤの電界によってＮ−拡散領域５の表面が空
乏化され、寄生抵抗が大きくなる。第５図（ｂ）におい
て、この発明のしＤＤＭＯＳトランジスタでは、サイド
ウオール１２の下部のゲート酸化膜７への注入キャリヤ
による電界はその上部を覆っているゲート電極８ａの電
界によって緩和される。したがって、Ｎ−拡散領域５の
空乏化は緩和され、閾値の変動、寄生抵抗の増加などの
素子の劣化は軽減される。
なお上記実施例では、ＭＯＳトランジスタについて述べ
たが、この発明は伯のＭＩＳ型トランジスタについても
同様に適用できる。
たが、この発明は伯のＭＩＳ型トランジスタについても
同様に適用できる。
以上のようにこの発明によれば、ＬＤＤＭＯＳトランジ
スタなどのＭＩＳｆｆｉトランジスタにおいて、ソース
側およびドレイン側の半導体基板と反対導電型に比較的
低濃度にドープされた領域の上側にもゲート電極を設け
たので、従来同様にＭＩＳ型トランジスタのトレイン電
界を緩和し耐圧を高くすることができるとともに、加え
てトランジスタの三極管、三極管領域での電流駆動能力
を落とさず、またドレイン特性の劣化を軽減することに
よって、素子の寿命を大幅に改善できるＭＩＳ型トラン
ジスタおよびその％Ｊ造方法を得ることもできる。
スタなどのＭＩＳｆｆｉトランジスタにおいて、ソース
側およびドレイン側の半導体基板と反対導電型に比較的
低濃度にドープされた領域の上側にもゲート電極を設け
たので、従来同様にＭＩＳ型トランジスタのトレイン電
界を緩和し耐圧を高くすることができるとともに、加え
てトランジスタの三極管、三極管領域での電流駆動能力
を落とさず、またドレイン特性の劣化を軽減することに
よって、素子の寿命を大幅に改善できるＭＩＳ型トラン
ジスタおよびその％Ｊ造方法を得ることもできる。
第１図はこの発明の一実施例によるＬＤ［）ＭＯＳトラ
ンジスタの構成を示す断面図、第２図（ａ）〜（ｆ）は
第１図に示すＬＤＤＭＯＳトランジスタの製造方法を示
す工程断面図、第３図は第１図に示すＬＤＤＭＯＳトラ
ンジスタのソース側のキャリヤ分布と不純物濃度を示す
グラフ、第４図（ａ）。 （ｂ）はそれぞれ、従来およびこの発明のＬＤＤＭＯＳ
トランジスタのドレイン特性を示すグラフ、第５図（ａ
）、 （ｂ）はそれぞれ、従来およびこの発明のＬＤＤ
ＭＯＳトランジスタの高電界ドレイン領域付近でのホッ
トキャリヤ生成Ｉ！麿を示した図、第６図は従来のＬＤ
ＤＭＯＳトランジスタの構成を示す断面図、第７図（ａ
）〜（ｅ）は第６図に示す従来のＬＤＤＭＯＳトランジ
スタの製造方法を示す工程断面図、第８図（ａ）、 （
ｂ）はそれぞれ、五極管領域、二極管領域での第６図に
示す従来のＬＤＤＭＯ８トランジスタの動作状態を示す
構成図である。 図において、１はＰ−半導体基板、２はＮ＋ソース領域
、３はＮ＋ドレイン領域、４．５はＮ−拡散ｆｆｉ域、
７はゲート酸化膜、８ａ、Ｑｂはゲート電極である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第１図 ２：Ｎ４ソース領塙 ７：ゲー）腕４Ｌ頑 ８ａ、８ｂ： ）ｆ−）奄極 第２図 第２図 第３図 Ｌ３：Ｐ型イ純Ｊ■壇崖（ソース → テヤネ」し）Ｗ
：Ｎ−＃ｌＶ散雀境ｅ’）＋３ 第４図 （ｂ） Ｉ Ｖ／ ｄｉｖ 第５図 （ａ） （ｂ） 第６図 第７図 第７図 （ｄ） 第８図 手続補正書（自発）１．−
ンジスタの構成を示す断面図、第２図（ａ）〜（ｆ）は
第１図に示すＬＤＤＭＯＳトランジスタの製造方法を示
す工程断面図、第３図は第１図に示すＬＤＤＭＯＳトラ
ンジスタのソース側のキャリヤ分布と不純物濃度を示す
グラフ、第４図（ａ）。 （ｂ）はそれぞれ、従来およびこの発明のＬＤＤＭＯＳ
トランジスタのドレイン特性を示すグラフ、第５図（ａ
）、 （ｂ）はそれぞれ、従来およびこの発明のＬＤＤ
ＭＯＳトランジスタの高電界ドレイン領域付近でのホッ
トキャリヤ生成Ｉ！麿を示した図、第６図は従来のＬＤ
ＤＭＯＳトランジスタの構成を示す断面図、第７図（ａ
）〜（ｅ）は第６図に示す従来のＬＤＤＭＯＳトランジ
スタの製造方法を示す工程断面図、第８図（ａ）、 （
ｂ）はそれぞれ、五極管領域、二極管領域での第６図に
示す従来のＬＤＤＭＯ８トランジスタの動作状態を示す
構成図である。 図において、１はＰ−半導体基板、２はＮ＋ソース領域
、３はＮ＋ドレイン領域、４．５はＮ−拡散ｆｆｉ域、
７はゲート酸化膜、８ａ、Ｑｂはゲート電極である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第１図 ２：Ｎ４ソース領塙 ７：ゲー）腕４Ｌ頑 ８ａ、８ｂ： ）ｆ−）奄極 第２図 第２図 第３図 Ｌ３：Ｐ型イ純Ｊ■壇崖（ソース → テヤネ」し）Ｗ
：Ｎ−＃ｌＶ散雀境ｅ’）＋３ 第４図 （ｂ） Ｉ Ｖ／ ｄｉｖ 第５図 （ａ） （ｂ） 第６図 第７図 第７図 （ｄ） 第８図 手続補正書（自発）１．−
Claims (2)
- （１）第１導電型の半導体基板と、 前記半導体基板の主面内に、所定間隔をおいて形成され
た前記半導体基板と反対導電型の第１および第２の領域
と、 前記半導体基板主面内に前記第１および第２の領域に隣
接してその間に形成された、前記第１および第２の領域
と比較して不純物濃度が低く同じ導電型の第３および第
４の領域と、 前記第３、第４の領域およびその間の前記半導体基板主
面上に形成された絶縁膜と、 前記第３、第４の領域およびその間の前記半導体基板主
面の上側に、前記絶縁膜を介して形成された第１のゲー
ト電極と、 前記第３、第４の領域の間の前記半導体基板主面の上方
に相当する前記第１のゲート電極上に形成された第２の
ゲート電極とを備えたＭＩＳ型トランジスタ。 - （２）ＭＩＳ型トランジスタの製造方法であつて、 第１導電型の半導体基板の主面上に第１の絶縁膜を形成
する工程と、 前記第１の絶縁膜上に第１のゲート電極となる第１の導
電膜を形成する工程と、 前記第１の導電膜上に第２のゲート電極となる第２の導
電膜を形成し、さらにその上にレジストを塗布しこれを
パターン化する工程と、 前記パターン化されたレジストをマスクとして、前記レ
ジストの幅より狭くなるように、前記第２の導電膜にエ
ッチングを行う工程と、 前記パターン化されたレジストをマスクとして、前記レ
ジストの幅と等しくなるように、前記第１の導電膜にエ
ッチングを行う工程と、 前記レジストの幅と等しくなるようにエッチングされた
第１の導電膜をマスクとして、前記半導体基板に前記半
導体基板と反対導電型の不純物の導入を行う工程と、 前記レジストの幅より狭くなるようにエッチングされた
第２の導電膜をマスクとして、前記半導体基板に比較的
低濃度に前記半導体基板と反対導電型の不純物の導入を
行う工程とを含む、ＭＩＳ型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10814288A JPH01278074A (ja) | 1988-04-28 | 1988-04-28 | Ｍｉｓ型トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10814288A JPH01278074A (ja) | 1988-04-28 | 1988-04-28 | Ｍｉｓ型トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01278074A true JPH01278074A (ja) | 1989-11-08 |
Family
ID=14477001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10814288A Pending JPH01278074A (ja) | 1988-04-28 | 1988-04-28 | Ｍｉｓ型トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01278074A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5241203A (en) * | 1991-07-10 | 1993-08-31 | International Business Machines Corporation | Inverse T-gate FET transistor with lightly doped source and drain region |
| EP0683531A3 (en) * | 1994-05-16 | 1996-02-28 | Samsung Electronics Co Ltd | MOSFET with an LDD structure and its manufacturing method. |
| JP2007242754A (ja) * | 2006-03-07 | 2007-09-20 | Oki Electric Ind Co Ltd | 半導体装置とその製造方法 |
-
1988
- 1988-04-28 JP JP10814288A patent/JPH01278074A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5241203A (en) * | 1991-07-10 | 1993-08-31 | International Business Machines Corporation | Inverse T-gate FET transistor with lightly doped source and drain region |
| EP0683531A3 (en) * | 1994-05-16 | 1996-02-28 | Samsung Electronics Co Ltd | MOSFET with an LDD structure and its manufacturing method. |
| JP2007242754A (ja) * | 2006-03-07 | 2007-09-20 | Oki Electric Ind Co Ltd | 半導体装置とその製造方法 |
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