JPS63217664A - Ｍｉｓｆｅｔ及びその製造方法 - Google Patents
Ｍｉｓｆｅｔ及びその製造方法Info
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- JPS63217664A JPS63217664A JP5141887A JP5141887A JPS63217664A JP S63217664 A JPS63217664 A JP S63217664A JP 5141887 A JP5141887 A JP 5141887A JP 5141887 A JP5141887 A JP 5141887A JP S63217664 A JPS63217664 A JP S63217664A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
Ｌ Ｄ Ｄ （ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉ
ｎ）構造における低濃度ソース／ドレイン領域の上部に
、チャネル形成用の第１のゲート電極に電気的接続する
第２のゲート電極を設けた構造を有し、第１のゲート電
極に電圧を印加してソース−ドレイン間を導通せしめた
際、同じ電圧が第２のゲート電極にも同時に印加される
ことによって低濃度ソース／ドレイン領域が低抵抗化さ
れ、これによってｇｍの向上が図られるＭＩＳＦＥＴ及
びその製造方法。
ｎ）構造における低濃度ソース／ドレイン領域の上部に
、チャネル形成用の第１のゲート電極に電気的接続する
第２のゲート電極を設けた構造を有し、第１のゲート電
極に電圧を印加してソース−ドレイン間を導通せしめた
際、同じ電圧が第２のゲート電極にも同時に印加される
ことによって低濃度ソース／ドレイン領域が低抵抗化さ
れ、これによってｇｍの向上が図られるＭＩＳＦＥＴ及
びその製造方法。
本発明はＬＤＤ構造のＭＴＳＦＥＴ及びその製造方法に
係り、特にｇｍの向上を図るべく改良されたＬＤＤ構造
とその形成方法に関する。
係り、特にｇｍの向上を図るべく改良されたＬＤＤ構造
とその形成方法に関する。
ＭＩＳＩＣにおいて高集積化が進みＭＩＳＦＥＴのゲー
ト長が縮小されショートチャネル化されるに伴って、ド
レイン端の電界強度が増してホットキャリアが発生し易
くなり、このホ・ノドキャリアがゲート絶縁膜内に注入
蓄積されて、該ＭＩＳＦＥＴの闇値電圧（Ｖｔｈ）や相
互コンダクタンス（ｇｍ）を変動させるという問題が生
じてきた。
ト長が縮小されショートチャネル化されるに伴って、ド
レイン端の電界強度が増してホットキャリアが発生し易
くなり、このホ・ノドキャリアがゲート絶縁膜内に注入
蓄積されて、該ＭＩＳＦＥＴの闇値電圧（Ｖｔｈ）や相
互コンダクタンス（ｇｍ）を変動させるという問題が生
じてきた。
また別に、外部駆動回路等に配設されるＭ Ｉ ５ＦＥ
Ｔの高耐圧化も強く要望されてきた。
Ｔの高耐圧化も強く要望されてきた。
そごでショートチャネル素子においてはホットキャリア
の発生を抑えて該ホットキャリアによるｖｔｈ及びｇｍ
の変動を抑止し、高耐圧素子においてはドレイン側への
空乏層の拡大を可能にして耐圧の一層の向上を図る目的
でＬＤＤ構造のＭＩＳＦＥＴが提案されたが、この構造
にはゲートオフセント部上の絶縁膜中への電荷蓄積によ
るｇｍの低下という問題があり、その改善が要望される
でいる。
の発生を抑えて該ホットキャリアによるｖｔｈ及びｇｍ
の変動を抑止し、高耐圧素子においてはドレイン側への
空乏層の拡大を可能にして耐圧の一層の向上を図る目的
でＬＤＤ構造のＭＩＳＦＥＴが提案されたが、この構造
にはゲートオフセント部上の絶縁膜中への電荷蓄積によ
るｇｍの低下という問題があり、その改善が要望される
でいる。
第３図は従来のＬＤＤ構造ＭＩＳＦＥＴの模式側断面図
である。
である。
図において、１はｐ−型シリコン（Ｓｉ）１体、２は素
子間分離用のフィールド酸化膜、３はｐ型チャネルスト
ッパ、４はゲート酸化膜、５はゲート電極、６八、６Ｂ
は第１、第２のｎ−型低濃度ソース／ドレイン（Ｓ／Ｄ
）領域、７は不純物ブロック用酸化膜、８は絶縁膜サイ
ドウオール、９Ａ、 ９Ｂは第１、第２のｎ°型高濃度
Ｓ／Ｄ領域、１０は眉間絶縁膜、ＩＩＡ 、１１Ｂ 、
ＩＩＣは配線コンタクト窓、１２は第１のＳ／Ｄ領域配
線、１３はゲート配線、１４は第２のＳ／Ｄ領域配線を
示す。
子間分離用のフィールド酸化膜、３はｐ型チャネルスト
ッパ、４はゲート酸化膜、５はゲート電極、６八、６Ｂ
は第１、第２のｎ−型低濃度ソース／ドレイン（Ｓ／Ｄ
）領域、７は不純物ブロック用酸化膜、８は絶縁膜サイ
ドウオール、９Ａ、 ９Ｂは第１、第２のｎ°型高濃度
Ｓ／Ｄ領域、１０は眉間絶縁膜、ＩＩＡ 、１１Ｂ 、
ＩＩＣは配線コンタクト窓、１２は第１のＳ／Ｄ領域配
線、１３はゲート配線、１４は第２のＳ／Ｄ領域配線を
示す。
かかるＬＤＤ構造を有するショートチャネル素子におい
ては、第１、第２の高濃度Ｓ ／ Ｄ ９Ｍ域の対向す
る端部に高抵抗を有するｌｉｇｈｔｌｙ ｄｏｐｅｄ
ｄｒａｉｎ即ち低濃度Ｓ ／ Ｄ ８Ｕ域９Ａ、 ９Ｂ
を設けることによって動作時にドレインとなるＳ ／
Ｄ ｖＪ城端にかかる電界強度を緩和してここで発生す
るホットキャリアの量を減少させ、これによってゲート
絶縁膜中へのホントキャリアの蓄積によるｖｔｈの上昇
、ｇｍの減少等が抑止される。
ては、第１、第２の高濃度Ｓ ／ Ｄ ９Ｍ域の対向す
る端部に高抵抗を有するｌｉｇｈｔｌｙ ｄｏｐｅｄ
ｄｒａｉｎ即ち低濃度Ｓ ／ Ｄ ８Ｕ域９Ａ、 ９Ｂ
を設けることによって動作時にドレインとなるＳ ／
Ｄ ｖＪ城端にかかる電界強度を緩和してここで発生す
るホットキャリアの量を減少させ、これによってゲート
絶縁膜中へのホントキャリアの蓄積によるｖｔｈの上昇
、ｇｍの減少等が抑止される。
また高耐圧素子においては、低濃度Ｓ ／ Ｄ ６Ｎ域
９Ａ、９Ｂ幅を広く形成することによってドレイン領域
内への空乏層の拡がりを可能にし、これによって空乏層
幅を拡大して高耐圧化が図られる。
９Ａ、９Ｂ幅を広く形成することによってドレイン領域
内への空乏層の拡がりを可能にし、これによって空乏層
幅を拡大して高耐圧化が図られる。
しかし上記構造を有するショートチャネルＭＩＳＦＥＴ
においては、チャネル長を縮小して高速化を狙っている
にも係わらず、高抵抗値を存する低ン農度Ｓ／Ｄ領域箱
、９Ｂ等が設けられるとによってｇｍが低下して、十分
な高速化が図れないという問題があった。
においては、チャネル長を縮小して高速化を狙っている
にも係わらず、高抵抗値を存する低ン農度Ｓ／Ｄ領域箱
、９Ｂ等が設けられるとによってｇｍが低下して、十分
な高速化が図れないという問題があった。
また高耐圧素子の場合、低濃度Ｓ／Ｄ領域９Ａ、９Ｂ等
を更に長く形成するためにｇｍ自体が大きくとれないこ
とに加えて、低濃度Ｓ ／ Ｄ 領域上の絶樋膜中に蓄
積される電荷の影響を受は易く、これによって低濃度Ｓ
／ Ｄ ＳＭ域の抵抗値が変動してｇｍが劣化すると
いう傾向があった。
を更に長く形成するためにｇｍ自体が大きくとれないこ
とに加えて、低濃度Ｓ ／ Ｄ 領域上の絶樋膜中に蓄
積される電荷の影響を受は易く、これによって低濃度Ｓ
／ Ｄ ＳＭ域の抵抗値が変動してｇｍが劣化すると
いう傾向があった。
本発明が解決しようとする問題点は、上記のように従来
のｔ、 Ｄ Ｄ 構造のＭＩＳＦＥＴにおいて、ｇｍ自
体が大きくとれず、且つｇｍの劣化傾向を生じていたこ
とである。
のｔ、 Ｄ Ｄ 構造のＭＩＳＦＥＴにおいて、ｇｍ自
体が大きくとれず、且つｇｍの劣化傾向を生じていたこ
とである。
上記問題点は、一導電型半導体基体上にゲート絶縁膜を
介して延在配設された第１のゲート電極と、該ゲート絶
縁膜上に該第１のゲート電極に沿って延在し、且つ一側
面が該第１のゲート電極の側面に直に接して該第１のゲ
ート電極とオーミックに接続された第２のゲート電極と
、該半導体基体における該第２のゲート電極の直下部に
形成された反対８電型低不純物ン震度ソース／ドレイン
領域と、該半導体基体に該第２のゲート電極の側端部か
ら一側面を該反対導電型低不純物濃度ソース／ドレイン
領域に接して配設された反対導電型高不純物濃度ソース
／ドレイン領域とを有してなる本発明によるＭ Ｉ Ｓ
Ｆ Ｅ Ｔ 、及び、一導電型半導体基体上にゲート
絶縁膜を形成する工程と、該ゲート絶縁膜上に絶縁膜パ
ターンをマスクにして第１のゲート電極を形成する工程
と、該第１のゲート電極をマスクにし該半導体基体に反
対導電型低濃度ソース／ドレイン領域形成用の燐をイオ
ン注入する工程と、該第１のゲート電極を有する基体上
に導電性膜を形成する工程と、該導電性膜を基体面に垂
直方向に優勢な異方性ドライエツチング手段により平面
エツチングして該ゲート絶縁膜上に、該導電性膜よりな
り側面が該第１のゲート電極に接し且つ該第１のゲート
電極に沿って延在する第２のゲート電極を形成する工程
と、該第２のゲート電極の側面に整合して該半導体基体
に反対導電型高濃度ソース／ドレイン領域形成用の砒素
蚕イオン注入する工程とを有する本発明によるＭ Ｉ
Ｓ Ｆ Ｅ Ｔの製造方法によって解決される。
介して延在配設された第１のゲート電極と、該ゲート絶
縁膜上に該第１のゲート電極に沿って延在し、且つ一側
面が該第１のゲート電極の側面に直に接して該第１のゲ
ート電極とオーミックに接続された第２のゲート電極と
、該半導体基体における該第２のゲート電極の直下部に
形成された反対８電型低不純物ン震度ソース／ドレイン
領域と、該半導体基体に該第２のゲート電極の側端部か
ら一側面を該反対導電型低不純物濃度ソース／ドレイン
領域に接して配設された反対導電型高不純物濃度ソース
／ドレイン領域とを有してなる本発明によるＭ Ｉ Ｓ
Ｆ Ｅ Ｔ 、及び、一導電型半導体基体上にゲート
絶縁膜を形成する工程と、該ゲート絶縁膜上に絶縁膜パ
ターンをマスクにして第１のゲート電極を形成する工程
と、該第１のゲート電極をマスクにし該半導体基体に反
対導電型低濃度ソース／ドレイン領域形成用の燐をイオ
ン注入する工程と、該第１のゲート電極を有する基体上
に導電性膜を形成する工程と、該導電性膜を基体面に垂
直方向に優勢な異方性ドライエツチング手段により平面
エツチングして該ゲート絶縁膜上に、該導電性膜よりな
り側面が該第１のゲート電極に接し且つ該第１のゲート
電極に沿って延在する第２のゲート電極を形成する工程
と、該第２のゲート電極の側面に整合して該半導体基体
に反対導電型高濃度ソース／ドレイン領域形成用の砒素
蚕イオン注入する工程とを有する本発明によるＭ Ｉ
Ｓ Ｆ Ｅ Ｔの製造方法によって解決される。
即ち本発明に係るＭＩＳＦＥＴは、ＬＤＤ構造を有し、
低濃度Ｓ／Ｄ領域上に第１のゲート電極の側面にセルフ
ァライン形成され、その側面部で第１のゲート電極に直
に接して該第１のゲート電極に電気的に接続する第２の
ゲート電極を有し、低）；度Ｓ／Ｄ領域の外側側面に接
する高濃度Ｓ／Ｄ領域が第２のゲート電極の外側側面に
対してセルファライン形成された構造を有する。
低濃度Ｓ／Ｄ領域上に第１のゲート電極の側面にセルフ
ァライン形成され、その側面部で第１のゲート電極に直
に接して該第１のゲート電極に電気的に接続する第２の
ゲート電極を有し、低）；度Ｓ／Ｄ領域の外側側面に接
する高濃度Ｓ／Ｄ領域が第２のゲート電極の外側側面に
対してセルファライン形成された構造を有する。
そして第１のゲート電極に電圧が印加されて該半導体装
置が「オン」した際、第２のゲート電極にも同様なゲー
ト電圧が印加されるので、チャネルが形成される基体と
反対導電型を有する第２のゲート電極下部の低濃度Ｓ／
Ｄ令頁域はより一層デプリーション化されてその抵抗値
が減少し、該オン抵抗の減少により該素子のｇｍが向上
する。
置が「オン」した際、第２のゲート電極にも同様なゲー
ト電圧が印加されるので、チャネルが形成される基体と
反対導電型を有する第２のゲート電極下部の低濃度Ｓ／
Ｄ令頁域はより一層デプリーション化されてその抵抗値
が減少し、該オン抵抗の減少により該素子のｇｍが向上
する。
また低濃度Ｓ／Ｄ領域の上部は第２のゲート電極で覆わ
れてその電位に固定されるので、該低濃度Ｓ／Ｄ領域上
部の絶縁膜に電荷が蓄積されることがなくなり、該蓄積
電荷によって生ずる低濃度Ｓ／Ｄ領域の抵抗値の変動に
よる該素子のｇｍの劣化も防止される。
れてその電位に固定されるので、該低濃度Ｓ／Ｄ領域上
部の絶縁膜に電荷が蓄積されることがなくなり、該蓄積
電荷によって生ずる低濃度Ｓ／Ｄ領域の抵抗値の変動に
よる該素子のｇｍの劣化も防止される。
以下本発明を、図示実施例により具体的に説明する。
第１図は本発明の構造の一実施例を示す模式側断面図で
、第２図ｆａｔ〜（ｆｌは本発明の方法の一実施例の工
程断面図である。
、第２図ｆａｔ〜（ｆｌは本発明の方法の一実施例の工
程断面図である。
企図を通じ同一対象物は同一符号で示す。
第１図において、１は５ ＸＩＯ”ｃｍ−’程度の不純
物濃度を存するｐ−型Ｓｉ基体（ウェル若しくは、！！
板）、２は例えば選択酸化により形成されたフィールド
酸化膜、３は選択酸化と同時に形成されたｐ型チャネル
ストッパ、４は熱酸化による厚さ例えば２００人程度の
ゲート酸化膜、５は例えば厚さ４０００人、幅（ゲート
長）１．０μｍ程度の第１のポリＳｉゲート電極、６Ａ
、６Ｂは第１のゲート電極端にセルファライン形成され
例えば１０１７ｃ１０ｌ７程度の不純物濃度を有する第
１、第２のｎ−型低濃度Ｓ／Ｄ領域、１５Ａ 、１５Ｂ
は第１のゲート電極端にセルファライン形成され該第１
のゲート電極に同導電型を有して直に接触する第２のポ
リＳｉゲート電極、９Ａ、９Ｂは第２のゲート電極端に
セルファライン形成された１０”ｃｎ＋−’程度の不純
物濃度を有する第１、第２のｎ゛型高濃度Ｓ／Ｄ領域、
７は例えば熱酸化による厚さ５００人程度の不純物ブロ
ック用酸化膜、１０は燐珪酸ガラス（ＰＳＧ）等よりな
る層間化縁膜、１１八、１１Ｂ、１１Ｃは配線コンタク
ト窓、１２．１３、及び１４はアルミニウム等よりなる
第１のＳ／Ｄ領域配線、ゲート配線、及び第２のＳ／Ｄ
領域配線を示す。
物濃度を存するｐ−型Ｓｉ基体（ウェル若しくは、！！
板）、２は例えば選択酸化により形成されたフィールド
酸化膜、３は選択酸化と同時に形成されたｐ型チャネル
ストッパ、４は熱酸化による厚さ例えば２００人程度の
ゲート酸化膜、５は例えば厚さ４０００人、幅（ゲート
長）１．０μｍ程度の第１のポリＳｉゲート電極、６Ａ
、６Ｂは第１のゲート電極端にセルファライン形成され
例えば１０１７ｃ１０ｌ７程度の不純物濃度を有する第
１、第２のｎ−型低濃度Ｓ／Ｄ領域、１５Ａ 、１５Ｂ
は第１のゲート電極端にセルファライン形成され該第１
のゲート電極に同導電型を有して直に接触する第２のポ
リＳｉゲート電極、９Ａ、９Ｂは第２のゲート電極端に
セルファライン形成された１０”ｃｎ＋−’程度の不純
物濃度を有する第１、第２のｎ゛型高濃度Ｓ／Ｄ領域、
７は例えば熱酸化による厚さ５００人程度の不純物ブロ
ック用酸化膜、１０は燐珪酸ガラス（ＰＳＧ）等よりな
る層間化縁膜、１１八、１１Ｂ、１１Ｃは配線コンタク
ト窓、１２．１３、及び１４はアルミニウム等よりなる
第１のＳ／Ｄ領域配線、ゲート配線、及び第２のＳ／Ｄ
領域配線を示す。
本発明に係るｎチャネル型のＭＩＳＦＥＴは例えば上記
第１図に示すように、ホットキャリアによって生ずるｖ
ｔｈやｇｍの変動等のショートチャネル効果の防止、或
いは高耐圧化のために、低濃度ソース／ドレイン領域即
ち第１、第２のｎ−型低？Ｑ度Ｓ／Ｄ領域を具備せしめ
たＬＤＤ構造を有している。
第１図に示すように、ホットキャリアによって生ずるｖ
ｔｈやｇｍの変動等のショートチャネル効果の防止、或
いは高耐圧化のために、低濃度ソース／ドレイン領域即
ち第１、第２のｎ−型低？Ｑ度Ｓ／Ｄ領域を具備せしめ
たＬＤＤ構造を有している。
そして本発明が特徴とするのは、第１、第２のｎ−型低
濃度Ｓ／Ｄ領域６Ａ及び６Ｂの上部に、該領域にセルフ
ァラインし、チャネルの形成に寄与する第１のゲート電
極５とオーミックに接続する第２のゲート電極１５Ａ及
び１５Ｂがそれぞれ配設された点にある。
濃度Ｓ／Ｄ領域６Ａ及び６Ｂの上部に、該領域にセルフ
ァラインし、チャネルの形成に寄与する第１のゲート電
極５とオーミックに接続する第２のゲート電極１５Ａ及
び１５Ｂがそれぞれ配設された点にある。
これによって、第１のゲート電極５に例えば５Ｖ程度の
基体に対して＋側の電圧が印加されて該ＦＥＴが「オン
」せしめられた時、同時に第２のゲート電１Ｍ１５Ａ及
び１５１３にも同じ５Ｖ程度の電圧が印加されて、デプ
リーション領域である第１、第２のｎ”型低濃度Ｓ／Ｄ
領域６Ａ及び６Ｂがより一層強くデプリーション化され
、これら領域の表面抵抗が大幅に減少する。そのため該
Ｆ Ｅ Ｔの「オン」状態の直列抵抗が減少し、該Ｆ
Ｅ Ｔに流れる電流が増大してそのｇｍの値が向上する
。
基体に対して＋側の電圧が印加されて該ＦＥＴが「オン
」せしめられた時、同時に第２のゲート電１Ｍ１５Ａ及
び１５１３にも同じ５Ｖ程度の電圧が印加されて、デプ
リーション領域である第１、第２のｎ”型低濃度Ｓ／Ｄ
領域６Ａ及び６Ｂがより一層強くデプリーション化され
、これら領域の表面抵抗が大幅に減少する。そのため該
Ｆ Ｅ Ｔの「オン」状態の直列抵抗が減少し、該Ｆ
Ｅ Ｔに流れる電流が増大してそのｇｍの値が向上する
。
また低濃度Ｓ ／ Ｄ ’１ｉＪｌ域の上部は第２のゲ
ート電極で覆われて第１のゲート電極と等しい電位に固
定されるので、該低濃度Ｓ／Ｄ領域上部の絶縁膜に電荷
が蓄積されることがなくなり、該蓄積電荷によって生ず
る低濃度Ｓ ／ Ｄ ％Ｔ４域のデプリーション度の変
動即ち表面抵抗値の変動による該素子のｇｍの劣化も防
止される。
ート電極で覆われて第１のゲート電極と等しい電位に固
定されるので、該低濃度Ｓ／Ｄ領域上部の絶縁膜に電荷
が蓄積されることがなくなり、該蓄積電荷によって生ず
る低濃度Ｓ ／ Ｄ ％Ｔ４域のデプリーション度の変
動即ち表面抵抗値の変動による該素子のｇｍの劣化も防
止される。
上記構造を有するｎチャネル型ＭＩＳＦＥＴは以下に第
２図（ａ）乃至（ｆ）を参照して説明する本発明に係る
製造方法によって形成される。
２図（ａ）乃至（ｆ）を参照して説明する本発明に係る
製造方法によって形成される。
第２図（ａｌ参照
即ち前記ｐ−型Ｓｉ基体１面に通常のイオン注入工程、
選択酸化工程を経て素子形成領域１６を分離画定するフ
ィールド酸化膜２及びその下部のｐ型チャネルストッパ
３を形成し、次いで熱酸化により素子形成領域１６上に
前記厚さのゲート酸化膜４を形成し、厚さ４０００人程
度０第１のポリＳｉ層の気相成長、該ポリＳｉ層への燐
のガス拡散による導電性付与、熱酸化による該ポリＳｉ
層上への厚さ５００〜６００人程度のマスク用二酸化シ
リコン（ＳｉＯ□）膜の形成、バターニング工程等を経
て、該ゲート酸化膜４上に延在し、上部にマスク用Ｓｉ
０ｇ膜１７を有する前記寸法の第１ポリＳｉゲート電極
５を形成する。
選択酸化工程を経て素子形成領域１６を分離画定するフ
ィールド酸化膜２及びその下部のｐ型チャネルストッパ
３を形成し、次いで熱酸化により素子形成領域１６上に
前記厚さのゲート酸化膜４を形成し、厚さ４０００人程
度０第１のポリＳｉ層の気相成長、該ポリＳｉ層への燐
のガス拡散による導電性付与、熱酸化による該ポリＳｉ
層上への厚さ５００〜６００人程度のマスク用二酸化シ
リコン（ＳｉＯ□）膜の形成、バターニング工程等を経
て、該ゲート酸化膜４上に延在し、上部にマスク用Ｓｉ
０ｇ膜１７を有する前記寸法の第１ポリＳｉゲート電極
５を形成する。
第２図（ｂｌ参照
次いで通常通り第１のポリＳｉゲート電極５をマスクに
して該ゲート電極５の側端部に整合させて素子形成領域
１６に低濃度Ｓ／Ｄ領域領域用成用（Ｐ＋）を例えば１
０１ ：ｌ ｃｍ −２程度のドーズ量でイオン注入す
る。図中１０６はＰ゛注入領域を示す。
して該ゲート電極５の側端部に整合させて素子形成領域
１６に低濃度Ｓ／Ｄ領域領域用成用（Ｐ＋）を例えば１
０１ ：ｌ ｃｍ −２程度のドーズ量でイオン注入す
る。図中１０６はＰ゛注入領域を示す。
第２図（Ｃ１参照
次いで該基体上に気相成長手段により厚さ２０００人程
度人程２のポリＳｉ層１５を堆積し、次いで例えば燐の
ガス拡散により該第２のポリ５ｉｉ１５に第１のゲート
電極５と同様の感電性を付与する。
度人程２のポリＳｉ層１５を堆積し、次いで例えば燐の
ガス拡散により該第２のポリ５ｉｉ１５に第１のゲート
電極５と同様の感電性を付与する。
第２図ｆｄ）参照
次いで基体面に対して垂直な異方性を有するリアクティ
ブイオンエツチング（ＲＩＥ ）処理により上記第２の
ポリ５ｉ５１５を平面エツチングし、第１のゲート電極
５の側面部に、該第１のゲート電極５に直に接して該第
１のゲート電極５と電気的に接続された第２のポリＳｉ
ゲート電極１５Δ及び１５Ｂを残留形成させる。
ブイオンエツチング（ＲＩＥ ）処理により上記第２の
ポリ５ｉ５１５を平面エツチングし、第１のゲート電極
５の側面部に、該第１のゲート電極５に直に接して該第
１のゲート電極５と電気的に接続された第２のポリＳｉ
ゲート電極１５Δ及び１５Ｂを残留形成させる。
第２図（ｅ）参照
次いで上記第１のポリＳｉゲート電極５及び第２のポリ
Ｓｉゲート電極１５Ａ 、 １５Ｂをマスクにし、第２
のポリＳｉゲート電極１５Ａ 、 １５Ｂの外方側端部
に整合させてＰ゛注入領域１０６が形成されている素子
形成領域１６面に、高濃度Ｓ ／ Ｄ 領域形成用の砒
素（八ｓ” ）を例えば４ ｘ １０１ Ｓ ｃｍ−３
程度の高濃度にイオン注入する。１０９はＡｓ”注入領
域を示す。
Ｓｉゲート電極１５Ａ 、 １５Ｂをマスクにし、第２
のポリＳｉゲート電極１５Ａ 、 １５Ｂの外方側端部
に整合させてＰ゛注入領域１０６が形成されている素子
形成領域１６面に、高濃度Ｓ ／ Ｄ 領域形成用の砒
素（八ｓ” ）を例えば４ ｘ １０１ Ｓ ｃｍ−３
程度の高濃度にイオン注入する。１０９はＡｓ”注入領
域を示す。
第２図（ｆ）参照
次いでウェットエツチング手段によりＳｉ基体面及び第
１、第２のゲート電極のポリＳｉ面を表出させ、次いで
熱酸化を行って該Ｓｉ表出面に厚さ５００人程０の不純
物ブロック用酸化膜７を形成し、次いで気相成長法によ
り該基体上にＰＳＧよりなる厚さ５０００〜６０００人
程度のＭ間化縁膜１０を形成し、通常の方法により該層
間絶縁膜１０に配線コンタクト窓１１八、１１Ｂ、１１
Ｃを形成し、次いで９００℃程度の温度でＰ°注入領域
１０６及びＡｓ”注入領域１０９の不純物を活性化再分
布させてｎ”型低濃度Ｓ／Ｄ領域６Ａ、６Ｂ及びｎ゛型
高濃度Ｓ ／ Ｄ ％Ｍ域静、９Ｂを形成する。
１、第２のゲート電極のポリＳｉ面を表出させ、次いで
熱酸化を行って該Ｓｉ表出面に厚さ５００人程０の不純
物ブロック用酸化膜７を形成し、次いで気相成長法によ
り該基体上にＰＳＧよりなる厚さ５０００〜６０００人
程度のＭ間化縁膜１０を形成し、通常の方法により該層
間絶縁膜１０に配線コンタクト窓１１八、１１Ｂ、１１
Ｃを形成し、次いで９００℃程度の温度でＰ°注入領域
１０６及びＡｓ”注入領域１０９の不純物を活性化再分
布させてｎ”型低濃度Ｓ／Ｄ領域６Ａ、６Ｂ及びｎ゛型
高濃度Ｓ ／ Ｄ ％Ｍ域静、９Ｂを形成する。
そして以後通常の方法で第１図に示すようにソース配線
１２、ゲート配線１３、ドレイン配線１４等を形成し、
図示しない被覆絶縁膜の形成等を行って本発明の構造を
有するｎチャネル型ＭＩＳＦＥＴが完成する。
１２、ゲート配線１３、ドレイン配線１４等を形成し、
図示しない被覆絶縁膜の形成等を行って本発明の構造を
有するｎチャネル型ＭＩＳＦＥＴが完成する。
上記製造方法の実施例に示すように、本発明の構造を有
するＭＩＳＦＥＴは本発明の効果に寄与する各領域が総
てセルファラインで形成されるので、素子面積を縮小し
て高集積化を図ることが極めて容易である。
するＭＩＳＦＥＴは本発明の効果に寄与する各領域が総
てセルファラインで形成されるので、素子面積を縮小し
て高集積化を図ることが極めて容易である。
以上説明したように本発明に係るＬＤＤ構造のＭＩＳＦ
ＥＴにおいては、オン抵抗が大幅に減少して相互コンダ
クタンス（ｇ ｍ）が向上すると同時に、ホットキャリ
ア等の蓄積電荷による闇値電圧（Ｖｔｈ）やｇｍの変動
及び劣化が防止されるので、ショートチャネルＭＩＳＦ
ＥＴや高耐圧ＭＩＳＦＥＴの高性能化、長寿命化に有効
である。
ＥＴにおいては、オン抵抗が大幅に減少して相互コンダ
クタンス（ｇ ｍ）が向上すると同時に、ホットキャリ
ア等の蓄積電荷による闇値電圧（Ｖｔｈ）やｇｍの変動
及び劣化が防止されるので、ショートチャネルＭＩＳＦ
ＥＴや高耐圧ＭＩＳＦＥＴの高性能化、長寿命化に有効
である。
また上記効果に寄与する各領域が総てセルファライン形
成されるので素子の微細化、高集積化も容易になし得る
。
成されるので素子の微細化、高集積化も容易になし得る
。
第１図は本発明の構造の一実施例を示す模式側断面図、
第２図（ａｌ〜（ｆ）は本発明の方法の一実施例の工程
断面図、 第３図は従来のＬＤＤ構造ＭＩＳＦＥＴの模式側断面図
である。 図において、 １はｐ−型シリコン（Ｓｉ）基体、 ２はフィールド酸化膜、 ３はｐ型チャネルストッパ、 ４はゲート酸化膜、 ５は第１のポリ３１ゲート電極、 ６Ａ、６Ｂは 第１、第２のｎ−型低ン農度Ｓ／Ｄ領域、７は不純物ブ
ロック用酸化膜、 ９Ａ、 ９Ｂは 第１、第２のｎ゛型高温度Ｓ／Ｄ領域、１０は層間絶縁
膜、 １１Ａ、１１Ｂ、１１Ｃは配線コンタクト窓、１２は第
１のＳ／Ｄ領域配線、 １３はゲート配線、 １４は第２のＳ／Ｄ領域配線、 １５Ａ、１５Ｂは第２のポリＳｉゲート電極、１６は素
子形成領域、 １７はマスク用５ｉＯｚ膜、 １０６はＰ゛注大領域、 １０９はへＳ°注大領域 を示す。 オ＼冶シ８月めガ（云紀め一笑馴シ例友示インＬ乏式イ
！′］升汀酌図弔 １ 肥 従米圀ＬＤＤ橋造Ｍ１５ＦＬＴｎ；漠式り°ｊ酋面囮め
３ 図 縞日月の方法の一実才←Ａ〉・ｈＯニオ￥、 １ｉｌＴ
ｉ旬ＩＩ第２図
断面図、 第３図は従来のＬＤＤ構造ＭＩＳＦＥＴの模式側断面図
である。 図において、 １はｐ−型シリコン（Ｓｉ）基体、 ２はフィールド酸化膜、 ３はｐ型チャネルストッパ、 ４はゲート酸化膜、 ５は第１のポリ３１ゲート電極、 ６Ａ、６Ｂは 第１、第２のｎ−型低ン農度Ｓ／Ｄ領域、７は不純物ブ
ロック用酸化膜、 ９Ａ、 ９Ｂは 第１、第２のｎ゛型高温度Ｓ／Ｄ領域、１０は層間絶縁
膜、 １１Ａ、１１Ｂ、１１Ｃは配線コンタクト窓、１２は第
１のＳ／Ｄ領域配線、 １３はゲート配線、 １４は第２のＳ／Ｄ領域配線、 １５Ａ、１５Ｂは第２のポリＳｉゲート電極、１６は素
子形成領域、 １７はマスク用５ｉＯｚ膜、 １０６はＰ゛注大領域、 １０９はへＳ°注大領域 を示す。 オ＼冶シ８月めガ（云紀め一笑馴シ例友示インＬ乏式イ
！′］升汀酌図弔 １ 肥 従米圀ＬＤＤ橋造Ｍ１５ＦＬＴｎ；漠式り°ｊ酋面囮め
３ 図 縞日月の方法の一実才←Ａ〉・ｈＯニオ￥、 １ｉｌＴ
ｉ旬ＩＩ第２図
Claims (2)
- （１）一導電型半導体基体上にゲート絶縁膜を介して延
在配設された第１のゲート電極と、 該ゲート絶縁膜上に該第１のゲート電極に沿って延在し
、且つ一側面が該第１のゲート電極の側面に直に接して
該第１のゲート電極とオーミックに接続された第２のゲ
ート電極と、 該半導体基体における該第２のゲート電極の直下部に形
成された反対導電型低不純物濃度ソース／ドレイン領域
と、 該半導体基体に該第２のゲート電極の側端部から一側面
を該反対導電型低不純物濃度ソース／ドレイン領域に接
して配設された反対導電型高不純物濃度ソース／ドレイ
ン領域とを有してなることを特徴とするＭＩＳＦＥＴ。 - （２）一導電型半導体基体上にゲート絶縁膜を形成する
工程と、 該ゲート絶縁膜上に絶縁膜パターンをマスクにして第１
のゲート電極を形成する工程と、該第１のゲート電極を
マスクにし該半導体基体に反対導電型低濃度ソース／ド
レイン領域形成用の不純物をイオン注入する工程と、 該第１のゲート電極を有する基体上に導電性膜を形成す
る工程と、 該導電性膜を基体面に垂直方向に優勢な異方性ドライエ
ッチング手段により平面エッチングして該ゲート絶縁膜
上に、該導電性膜よりなり側面が該第１のゲート電極に
接し且つ該第１のゲート電極に沿って延在する第２のゲ
ート電極を形成する工程と、 該第２のゲート電極の側面に整合して該半導体基体に反
対導電型高濃度ソース／ドレイン領域形成用の不純物を
イオン注入する工程とを有することを特徴とするＭＩＳ
ＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5141887A JPS63217664A (ja) | 1987-03-06 | 1987-03-06 | Ｍｉｓｆｅｔ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5141887A JPS63217664A (ja) | 1987-03-06 | 1987-03-06 | Ｍｉｓｆｅｔ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63217664A true JPS63217664A (ja) | 1988-09-09 |
Family
ID=12886380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5141887A Pending JPS63217664A (ja) | 1987-03-06 | 1987-03-06 | Ｍｉｓｆｅｔ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63217664A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02139937A (ja) * | 1988-11-18 | 1990-05-29 | Nec Corp | Ｌｄｄ構造のｍｏｓｆｅｔ |
| JPH02248069A (ja) * | 1989-03-22 | 1990-10-03 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0332030A (ja) * | 1989-06-29 | 1991-02-12 | Seiko Instr Inc | 半導体装置の製造方法 |
| WO1991002379A1 (en) * | 1989-07-27 | 1991-02-21 | Seiko Instruments Inc. | Misfet and method of producing the same |
| US5023679A (en) * | 1988-06-30 | 1991-06-11 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US5061975A (en) * | 1988-02-19 | 1991-10-29 | Mitsubishi Denki Kabushiki Kaisha | MOS type field effect transistor having LDD structure |
| US5159417A (en) * | 1990-04-16 | 1992-10-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having short channel field effect transistor with extended gate electrode structure and manufacturing method thereof |
-
1987
- 1987-03-06 JP JP5141887A patent/JPS63217664A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5061975A (en) * | 1988-02-19 | 1991-10-29 | Mitsubishi Denki Kabushiki Kaisha | MOS type field effect transistor having LDD structure |
| US5023679A (en) * | 1988-06-30 | 1991-06-11 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JPH02139937A (ja) * | 1988-11-18 | 1990-05-29 | Nec Corp | Ｌｄｄ構造のｍｏｓｆｅｔ |
| JPH02248069A (ja) * | 1989-03-22 | 1990-10-03 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0332030A (ja) * | 1989-06-29 | 1991-02-12 | Seiko Instr Inc | 半導体装置の製造方法 |
| WO1991002379A1 (en) * | 1989-07-27 | 1991-02-21 | Seiko Instruments Inc. | Misfet and method of producing the same |
| US5159417A (en) * | 1990-04-16 | 1992-10-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having short channel field effect transistor with extended gate electrode structure and manufacturing method thereof |
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