JP4580161B2 - 半導体装置の製造方法 - Google Patents
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特許文献1に記載されたLDD構造のFET(LDDFET)100の一例を図13に示す。LDDFET100は、第1導電型の半導体基板101の表面に、順に、第2導電型のソース領域102と、第1導電型のボディ領域103と、第2導電型の低不純物濃度のドレインオフセット領域106と、第2導電型の高不純物濃度のドレイン領域104が形成されている。ボディ領域103の表面は、ゲート絶縁膜108で被覆されており、ゲート絶縁膜108の表面に、ゲート電極110が形成されている。ドレインオフセット領域106の不純物濃度は表面に沿って均一であり、深さ方向にはガウス分布に従った濃度プロファイルを備えている。ドレインオフセット領域106の不純物濃度は、ドレイン領域104の不純物濃度に比して、非常に低い。
オフ耐圧を向上させるためには、ドレインオフセット領域106の不純物濃度を低くするのが有効である。しかしながら、ドレインオフセット領域106の不純物濃度を低くすると、オン抵抗が増大し、オン耐圧は低下する。ここでいうオン耐圧は、ゲート電極110にオン電圧を印加した状態でソース・ドレイン間電圧を増加させていったときに、ソース・ドレイン間電流が急激に増大し始める時のソース・ドレイン間電圧をいう。LDDFET100の信頼性を確保するためには、オン耐圧以上の電圧をソース・ドレイン間に印加することはできない。
LDDFETでは、高いオン耐圧と、高いオフ耐圧と、低いオン抵抗が必要とされるのに、現状の技術では全ての要求に応えることができる技術が開発されておらず、いずれかの特性を改善すると残余の特性が低下するというトレードオフの関係を克服することができない。
特許文献1の技術では、ボディ領域の不純物濃度とドレインオフセット領域よりも深部の不純物濃度を独立に調整することによって、トレードオフの関係を克服しようとしているが、高いオン耐圧と高いオフ耐圧の両者を同時に実現することが困難であり、また、製造方法が面倒になる問題が残されている。
図中V15は、ソース・ドレイン間電流が急激に増大し始めるときのソース・ドレイン間電圧を示し、ゲートに15ボルトを印加した場合のオン耐圧を示す。図中V25は、ゲートに25ボルトを印加した場合のオン耐圧を示す。オン耐圧はゲート電圧が高いほど低く、ともにオフ耐圧以下であることがわかる。
本発明は、オフ耐圧とオン耐圧の両者を向上させたLDDFETを製造する技術を提供する。
ドレインオフセット領域の不純物濃度を一様に高くするとオフ耐圧が低下してしまう。しかしながら、本発明では、アバランシェ現象が発生しずらいボディ領域側ではドレインオフセット領域の不純物濃度を相対的に低くしてオフ耐圧を確保する。本発明の半導体装置では,高いオン耐圧と高いオフ耐圧の両者を同時に実現する。
ここでいう選択酸化膜は、LOCOS酸化法によって形成された膜をいい、ゲート酸化膜よりも厚い。
この半導体装置は製造しやすく、しかも高いオン耐圧と、高いオフ耐圧と、低いオン抵抗を実現する。
この半導体装置に高いソース・ドレイン電圧が印加される場合には、ドレイン領域の深部に位置する不純物濃度が高められたドレインオフセット領域において高電界が保持され、アバランシェ現象の発生が抑制されてオン耐圧が向上する。
この場合、ドレインオフセット領域における深さ方向の電界強度の分布が均質化される。それにより、オン耐圧やオフ耐圧が向上し、オン抵抗が低減する。
アシスト電極が発生する電界によって、ドレインオフセット領域における電界強度の集中が緩和され、オン耐圧が一層に向上する。
通常のイオン注入によると、注入された不純物が深さ方向にガウス分布の濃度プロファイルを形成する。本発明の製造方法では、注入条件を変えて2回以上イオン注入するため、ドレインオフセット領域の深さ方向の不純物濃度プロファイルはガウス分布よりも均質に形成される。
上記の製造方法では、選択酸化膜をいわゆるマスクとして利用し、不純物濃度の異なる領域を形成する。この選択酸化膜は層間絶縁膜としても働くために、必要とされることが多い。必要な選択酸化膜をマスクとして利用するために、工程数を無用に増加することなく、高いオフ耐圧と、高いオン耐圧と、低いオン抵抗を同時に実現する半導体装置を製造することができる。
この製造方法においても、ドレインオフセット領域形成用のイオン注入工程では選択酸化膜がマスクとして利用され、選択酸化膜が形成された範囲からドレイン領域形成範囲にまで伸びる範囲にドレインオフセット領域が形成される。そして、選択酸化膜で被覆されていないドレインオフセット領域に浅くドレイン領域が形成される。そのため、選択酸化膜で被覆されているボディ領域側のドレインオフセット領域の不純物濃度よりも、選択酸化膜で被覆されていないドレイン領域深部のドレインオフセット領域の不純物濃度の方が高くなる。また、ドレインオフセット領域の深さ方向の不純物濃度プロファイルはガウス分布よりも均質に形成される。
この製造方法でも、工程数を無用に増加することなく、高いオフ耐圧と、高いオン耐圧と、低いオン抵抗を同時に実現する半導体装置を製造することができる。
(形態1) 半導体装置には、シリコン酸化物からなる選択酸化膜が形成されている。選択酸化膜は、その一部が半導体基板表面よりも深部に達している。
(形態2) 第1ドレインオフセット領域は、選択酸化膜の下方に位置している。
(形態3) 第2ドレインオフセット領域は、ドレイン領域を囲繞している。
(形態4) 第1、第2ドレインオフセット領域は、深さ1.0μmで形成されている。
(形態5) 第1、第2ドレインオフセット領域を形成するイオン注入工程では、注入する不純物の加速条件を変更して3回のイオン注入が行われる。このとき、不純物の注入量も変更される。
半導体装置1は、p型の単結晶シリコンからなる半導体基板10を利用している。半導体基板10はボディ領域として働く。半導体基板10は、p型不純物を含有するシリコン単結晶基板を用いてもよいし、n型不純物を含有するシリコン単結晶基板にp型不純物が拡散したpウェルが形成されたものでもよい。
半導体基板10の表面10a(図中上面)には、フィールド酸化膜4とフィールド酸化膜6が形成され、その間隙にLDDFETが形成されている。フィールド酸化膜4、6は素子領域同士を分離する目的で形成される。
半導体基板10の表面にはn型の不純物が高濃度に拡散しているソース領域12と、n型の不純物が高濃度に拡散しているドレイン領域14が形成されている。
ソース領域12とドレイン領域14の間には、層厚の薄いゲート酸化膜16と、それに比して層厚が厚い選択酸化膜18が形成されている。選択酸化膜18は、いわゆるLOCOS酸化膜である。
ゲート酸化膜16は、ソース領域12と選択酸化膜18の間に露出しているボディ領域13を被覆している。選択酸化膜18は、その一部が半導体基板10の表面10a位置よりも深部に達している。ドレイン領域14と選択酸化膜18は離れて位置している。ゲート酸化膜16と選択酸化膜18は、共にシリコン酸化膜である。
ゲート絶縁膜16から選択酸化膜18の表面には、ゲート電極20が設けられている。ゲート電極20は、ボディ領域13から第1ドレインオフセット領域22に達して形成されており、ゲート酸化膜16と選択酸化膜18を介して、ボディ領域13から第1ドレインオフセット領域22の一部にかけて対向している。ゲート電極20は、ポリシリコンで形成されている。
上述のように、半導体装置10では、半導体基板10の表面10aに、順に、n型の高不純物濃度ソース領域12と、p型ボディ領域13と、n型低不純物濃度の第1ドレインオフセット領域22と、n型低不純物濃度の第2ドレインオフセット領域24と、n型の高不純物濃度のドレイン領域14が形成されている。
ゲート電極20の長さ(図中横方法)は略1.5μmである。また、第1ドレインオフセット領域22の長さ(図中A)は略2μmであり、第1ドレインオフセット領域22とドレイン領域14の間隙距離(図中B)は略0.5μmである。
半導体装置1では、第1、第2ドレインオフセット領域22、24の不純物濃度を低くすることでオフ耐圧を確保することができる。このとき、アバランシェ現象が発生しやすいドレイン領域側の第1ドレインオフセット領域22では、不純物濃度を相対的に高くしてアバランシェ現象の発生を抑制することができる。これによって、オン耐圧が確保される。また、オン抵抗を低くすることもできる。
図2に半導体装置1の電圧・電流特性を示す。半導体装置1では、オフ耐圧の値が図示Vfとなるように、第1、第2ドレインオフセット領域22、24の不純物濃度が調整されている。図2は横軸にドレイン電圧(ソース・ドレイン間電圧)をとり、縦軸にドレイン電流を示している。図中CA15はゲート電圧が15ボルトの場合を示しており、図中CA25はゲート電圧が25ボルトの場合を示している。図中VA15は、ソース・ドレイン間電流が急激に増大し始めるときのソース・ドレイン間電圧を示し、ゲートに15ボルトを印加した場合のオン耐圧を示す。図中VA25は、ゲートに25ボルトを印加した場合のオン耐圧を示す。図14に示した従来のLDDFET100の場合と比較して、オン耐圧の大幅な向上が確認される。ゲート電圧が25ボルトの場合では、許容される電流値についても大幅に上昇している。半導体装置1では、オフ耐圧と略同等、あるいはそれ以上のオン耐圧が達成されている。また、従来構造と比較して、電圧に対する電流の値も上昇しており、オン抵抗も低減されている。
半導体装置31は、実施例1の半導体装置1の変形例である。図3に示すように、半導体装置31は、選択酸化膜18のドレイン領域14側にアシスト電極26が付加されている。アシスト電極26は、選択酸化膜18と電極酸化膜28を介して、第1、第2ドレイン・オフセット領域22、24と対向している。アシスト電極26はドレイン領域14と電気的に接続されている。従って、アシスト電極26には、ドレイン領域14と等電位が印加される。
半導体装置31では、アシスト電極24の発生する電界によって、第1、第2ドレイン・オフセット領域22、24における電界強度の集中が緩和される。それにより、オン耐圧が向上される。
アシスト電極26は、例えばポリシリコンで形成することができる。アシスト電極26の形成はゲート電極20と同一工程で行うことができ、アシスト電極26の付加によって製造工程が増加することはない。また、アシスト電極26を付加しても半導体装置のサイズが大きくなることはない。従って、半導体装置31は、半導体装置1に対して、製造工程数の増加や素子サイズを大型化することなく、オン耐圧やオフ耐圧やオン抵抗が向上されている。
半導体装置41は、実施例1の半導体装置1の変形例である。図4に示すように、半導体装置41では、ドレイン領域14が選択酸化膜18と隣接している。即ち、図1の半導体装置1と比較して、図1中の寸法Bがゼロに設定されたものである。選択酸化膜18で被覆されているボディ領域13側の第1ドレインオフセット領域22の不純物濃度よりも、ドレイン領域14の深部に位置する第2ドレインオフセット領域24の不純物濃度の方が高くなっている。
この半導体装置41においても、従来構造に比較してオン耐圧の向上が達成される。半導体装置41では、ドレイン領域14の深部に位置する第2ドレインオフセット領域24が、ドレイン領域14を囲繞している。そのため高電流が流れる場合であっても、ドレイン領域14の深部に位置する第2ドレインオフセット領域24で高電界が保持され、第1、第2ドレインオフセット領域22、24の電荷バランスが維持される。それにより、アバランシェ現象の発生が抑制され、高いオン耐圧が実現される。
形成した酸化膜72上にシリコン窒化膜を形成し、その表面にフォトレジスト膜を形成する。フィールド酸化膜4、6と選択酸化膜18を形成する範囲に対応してフォトレジスト膜に開口を形成し、シリコン窒化膜をエッチングしてシリコン窒化膜に開口を形成する。選択酸化膜18の形成位置は、ボディ領域13の形成範囲とドレイン領域14の形成範囲の間のボディ領域形成範囲側の部分である。その開口部に対して局所酸化を施し、フィールド酸化膜4、6と選択酸化膜18を形成する。いわゆるLOCOS酸化法である。ここで、選択酸化膜18は、基板10の表面よりも深部に達していることが必要である。選択酸化膜18の厚さは、例えば略300nmとするとよい。
フィールド酸化膜4、6と選択酸化膜18の形成は、例えば形成する位置に溝を掘ってシリコン酸化物を埋め込む、いわゆるSTIとよばれる構造を用いてよい。
次に、フォトレジスト膜71の開口部に対してn型不純物のイオン注入を行う。即ち、図7に示すように、選択酸化膜18が形成された範囲Xと選択酸化膜18が形成されていない範囲Yに対して同時にイオンが注入される。範囲Yには、少なくとも第1、第2ドレインオフセット領域22、24の形成範囲が含まれており、さらにドレイン領域14の形成範囲が含まれていてもよいし、含まれていなくてもよい。このイオン注入は、打ち込み条件を変更して3回行われる。以下、それら3回のイオン注入工程を順に、第1注入工程、第2注入工程、第3注入工程とよぶ。
第2注入工程では、打ち込まれる不純物が選択酸化膜18と基板10の界面位置18aの深度に到達する打ち込み条件で行われる。例えば、リンを加速電圧250keVで注入する。そのイオン打ち込み量は、例えば1×1013cm−2とすることができる。図8に示すように、この打ち込み条件のとき、打ち込まれる不純物は領域75に到達する。
第1注入工程に対して第2注入工程では、範囲Xから打ち込まれた不純物と、範囲Yから打ち込まれた不純物とで様子が異なる。一般にイオン注入される不純物の到達深度は、ガウス分布で示される広がりを持つ。従って、不純物が選択酸化膜18と基板10の界面位置18aに到達する条件であると、打ち込まれる不純物の略半数は選択酸化膜18内の領域75aに留まる。従って、範囲Xから打ち込まれた不純物は、その残余の略半数のみが基板10内に注入されて有効なn型不純物となる。一方、範囲Yから打ち込まれる不純物は、そのほぼ全量が基板10内に注入される。
上記のように、第2注入工程によって形成されるn−型領域75(領域75aを除く)では、選択酸化膜18の下方に位置する領域とその他の領域とで、注入される不純物の量が変化する。即ち、第2注入工程では、注入される不純物量が異なる2つの領域を、同時のイオン注入によって形成している。完成時の半導体装置に必要な選択酸化膜18をレジストマスクとして兼用するため、そのための専用のレジストマスク等を必要としない。
第1注入工程と第2注入工程によって形成されるn−型の領域73、75は、そのn型不純物濃度から、図9に示すように第1領域82と第2領域84に区別することができる。第1領域82の不純物濃度よりも第2領域84の不純物濃度は高くなっている。
第3注入工程においても、範囲Xから打ち込まれた不純物と、範囲Yから打ち込まれた不純物とで様子が異なる。図10に示すように、範囲Xから打ち込まれた不純物は、そのほぼ全量が選択酸化膜18内の領域77aに注入される。換言すれば、範囲Xから打ち込まれた不純物は、基板10内に注入されることはない。一方、範囲Yから打ち込まれる不純物は、そのほぼ全量が基板10内に注入される。第3注入工程でも、選択酸化膜18をあたかもレジストマスクとして兼用するため、そのための専用のレジストマスクを必要としない。
第3注入工程によって、第1領域82の不純物濃度と第2領域84の不純物濃度は、さらに有意な差を持つこととなる。さらに、第2領域84においては、深さ方向の不純物濃度の分布プロファイルがさらに均質化される。
以上の工程によって、図3に示した半導体装置31を製造することができる。なお、上述の説明では、特徴的な工程を中心に説明しており、一般的な工程については省略している。
上記の製造方法を一部変更することによって、半導体装置1や半導体装置41や半導体装置51を製造でき、そのために必要な変更は特段の技術を必要としないことは自明であるため、説明は省略する。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
10・・半導体基板
12・・ソース領域
13・・ボディ領域
14・・ドレイン領域
18・・選択酸化膜
20・・ゲート電極
22・・第1ドレイン・オフセット領域
24・・第2ドレイン・オフセット領域
26・・アシスト電極
31・・実施例2の半導体装置
41・・実施例3の半導体装置
51・・実施例の半導体装置の変形例
100・・従来のLDD構造のFET
Claims (4)
- 半導体基板表面のボディ領域形成範囲とドレイン領域形成範囲の間のボディ領域形成範囲側に部分的に選択酸化膜を形成する工程と、
選択酸化膜が形成された範囲から少なくともドレインオフセット領域形成範囲にまで伸びる範囲にイオン注入してドレインオフセット領域を形成する工程とを有し、
そのイオン注入工程では、注入されるイオンの大半が選択酸化膜を通過してそれよりも深部に注入される注入条件と、注入されるイオンの少なくとも一部が選択酸化膜を通過しないで選択酸化膜に留まる注入条件とによって、2回以上イオン注入することを特徴とする半導体装置の製造方法。 - 半導体基板表面のボディ領域形成範囲とドレイン領域形成範囲の間に選択酸化膜を形成する工程と、
選択酸化膜が形成された範囲からドレイン領域形成範囲にまで伸びる範囲にイオン注入してドレインオフセット領域を形成する工程と、
ドレイン領域形成範囲にイオンを浅く注入してドレイン領域を形成する工程とを有し、
ドレインオフセット領域形成用のイオン注入工程では、注入されるイオンの大半が選択酸化膜を通過してそれよりも深部に注入される注入条件と、注入されるイオンの少なくとも一部が選択酸化膜を通過しないで選択酸化膜に留まる注入条件とによって、2回以上イオン注入することを特徴とする半導体装置の製造方法。 - ドレインオフセット領域形成用のイオン注入工程では、注入されるイオンの大半が選択酸化膜を通過してそれよりも深部に注入される注入条件と、注入されるイオンの略半数が選択酸化膜を通過しないで選択酸化膜に留まる注入条件と、注入されるイオンの大半が選択酸化膜を通過しないで選択酸化膜に留まる注入条件とによって、3回イオン注入することを特徴とする請求項1または2に記載の半導体装置の製造方法。
- 前記選択酸化膜が、素子分離用のフィールド酸化膜と同一工程で形成されることを特徴とする請求項1から3のいずれかに記載の半導体装置の製造方法。
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JP4874736B2 (ja) * | 2005-08-11 | 2012-02-15 | 株式会社東芝 | 半導体装置 |
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08181311A (ja) * | 1994-12-27 | 1996-07-12 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JPH09120995A (ja) * | 1995-08-22 | 1997-05-06 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2002270830A (ja) * | 2001-03-12 | 2002-09-20 | Fuji Electric Co Ltd | 半導体装置 |
JP2003309257A (ja) * | 2002-04-17 | 2003-10-31 | Sanyo Electric Co Ltd | Mos半導体装置の製造方法 |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08181311A (ja) * | 1994-12-27 | 1996-07-12 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JPH09120995A (ja) * | 1995-08-22 | 1997-05-06 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2002270830A (ja) * | 2001-03-12 | 2002-09-20 | Fuji Electric Co Ltd | 半導体装置 |
JP2003309257A (ja) * | 2002-04-17 | 2003-10-31 | Sanyo Electric Co Ltd | Mos半導体装置の製造方法 |
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