JPH0870122A - Ｍｏｓトランジスタ及びその製造方法 - Google Patents
Ｍｏｓトランジスタ及びその製造方法Info
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- JPH0870122A JPH0870122A JP6204980A JP20498094A JPH0870122A JP H0870122 A JPH0870122 A JP H0870122A JP 6204980 A JP6204980 A JP 6204980A JP 20498094 A JP20498094 A JP 20498094A JP H0870122 A JPH0870122 A JP H0870122A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 ＬＤＤ層の長さを一定となし、ｇｍ（相互コ
ンダクタンス）の変化をなくし、トランジスタ特性が一
定のＭＯＳトランジスタ及びその製造方法を提供する。 【構成】 Ｐ型半導体基板１上のゲート酸化膜３上にゲ
ート電極５と、このゲート電極５の少なくともドレイン
側に離間した多結晶シリコン電極６を有し、ゲート電極
５下でＮ型ＬＤＤ層７が拡散により接続又は近接されて
おり、ゲート電極５と離間した多結晶シリコン電極６間
に酸化膜が設けられ、この離間した多結晶シリコン電極
６の外側にサイドウォール１０を有し、このサイドウォ
ール１０の両外側に、濃度がＮ型ＬＤＤ層７より高いＮ
型ソース／ドレイン層１１を有する。
ンダクタンス）の変化をなくし、トランジスタ特性が一
定のＭＯＳトランジスタ及びその製造方法を提供する。 【構成】 Ｐ型半導体基板１上のゲート酸化膜３上にゲ
ート電極５と、このゲート電極５の少なくともドレイン
側に離間した多結晶シリコン電極６を有し、ゲート電極
５下でＮ型ＬＤＤ層７が拡散により接続又は近接されて
おり、ゲート電極５と離間した多結晶シリコン電極６間
に酸化膜が設けられ、この離間した多結晶シリコン電極
６の外側にサイドウォール１０を有し、このサイドウォ
ール１０の両外側に、濃度がＮ型ＬＤＤ層７より高いＮ
型ソース／ドレイン層１１を有する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタの
構造及びその製造方法に関するものである。
構造及びその製造方法に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、以下に示すようなものがあった。図２はかかる
従来のＭＯＳトランジスタの製造工程断面図である。 （１）まず、図２（ａ）に示すように、Ｐ型半導体基板
１０１上に、既知の技術を用いてフィールド膜１０２を
形成し、素子形成領域（アクティブ領域）を形成する。
その後、ゲート酸化膜１０３を形成する。
例えば、以下に示すようなものがあった。図２はかかる
従来のＭＯＳトランジスタの製造工程断面図である。 （１）まず、図２（ａ）に示すように、Ｐ型半導体基板
１０１上に、既知の技術を用いてフィールド膜１０２を
形成し、素子形成領域（アクティブ領域）を形成する。
その後、ゲート酸化膜１０３を形成する。
【０００３】（２）次に、図２（ｂ）に示すように、多
結晶シリコンを全面に形成後、Ａｓをドーピングし、既
知のホトリソ／エッチング技術を用いて、ゲート電極１
０４を形成する。その後、ＬＤＤ層をＰ+ （燐イオン）
２×１０13ｉｏｎｓ／ｃｍ2、３０ＫｅＶの条件でイオ
ン注入し、Ｎ- ＬＤＤ層１０５を形成する。 （３）次に、図２（ｃ）に示すように、ＰＳＧを形成
後、全面異方性エッチングを行い、サイドウォール１０
６をゲート電極１０４側壁に形成する。
結晶シリコンを全面に形成後、Ａｓをドーピングし、既
知のホトリソ／エッチング技術を用いて、ゲート電極１
０４を形成する。その後、ＬＤＤ層をＰ+ （燐イオン）
２×１０13ｉｏｎｓ／ｃｍ2、３０ＫｅＶの条件でイオ
ン注入し、Ｎ- ＬＤＤ層１０５を形成する。 （３）次に、図２（ｃ）に示すように、ＰＳＧを形成
後、全面異方性エッチングを行い、サイドウォール１０
６をゲート電極１０４側壁に形成する。
【０００４】（４）次に、図２（ｄ）に示すように、ホ
トリソを行い、出力（ＨＶ）用トランジスタ領域にレジ
スト１０７を形成し、ソース／ドレイン層形成のための
イオン注入を、４０ＫｅＶ、Ａｓ+ （砒素イオン）２×
１０16ｉｏｎｓ／ｃｍ2 の条件で行い、Ｎ+ ソース／ド
レイン（Ｓ／Ｄ）拡散層１０８を形成する。 （５）次に、図２（ｅ）に示すように、ＣＶＤ酸化膜１
０９を形成後、コンタクトホール１１０を開孔し、配線
金属をパターニングして、電極１１１を形成する。
トリソを行い、出力（ＨＶ）用トランジスタ領域にレジ
スト１０７を形成し、ソース／ドレイン層形成のための
イオン注入を、４０ＫｅＶ、Ａｓ+ （砒素イオン）２×
１０16ｉｏｎｓ／ｃｍ2 の条件で行い、Ｎ+ ソース／ド
レイン（Ｓ／Ｄ）拡散層１０８を形成する。 （５）次に、図２（ｅ）に示すように、ＣＶＤ酸化膜１
０９を形成後、コンタクトホール１１０を開孔し、配線
金属をパターニングして、電極１１１を形成する。
【０００５】
【発明が解決しようとする課題】しかしながら、上記し
た従来のＭＯＳトランジスタの製造方法では、以下のよ
うな問題があった。 （１）Ｎ+ ソース／ドレイン（Ｓ／Ｄ）拡散層を形成す
る際、出力（ＨＶ）用トランジスタはＬＤＤ層部分を広
く、すなわち、ゲート電極とＮ+ ソース／ドレイン（Ｓ
／Ｄ）拡散層間の距離を広くとらないと、耐圧（ＢＶｓ
ｄ）が低下してしまい、出力（ＨＶ）用トランジスタと
しての機能を果たすことができない。
た従来のＭＯＳトランジスタの製造方法では、以下のよ
うな問題があった。 （１）Ｎ+ ソース／ドレイン（Ｓ／Ｄ）拡散層を形成す
る際、出力（ＨＶ）用トランジスタはＬＤＤ層部分を広
く、すなわち、ゲート電極とＮ+ ソース／ドレイン（Ｓ
／Ｄ）拡散層間の距離を広くとらないと、耐圧（ＢＶｓ
ｄ）が低下してしまい、出力（ＨＶ）用トランジスタと
しての機能を果たすことができない。
【０００６】これは、ゲート電極−Ｎ+ ソース／ドレイ
ン（Ｓ／Ｄ）拡散層の間隔がロジック（ＬＶ）用トラン
ジスタと同様の幅（サイドウォールの幅）であると、Ｎ
型拡散層側に伸びる空乏層がＮ+ ソース／ドレイン（Ｓ
／Ｄ）の高濃度層とぶつかって、電界集中を起こしてし
まうことになり、ＬＤＤ層部分を長くとる必要があるか
らである。
ン（Ｓ／Ｄ）拡散層の間隔がロジック（ＬＶ）用トラン
ジスタと同様の幅（サイドウォールの幅）であると、Ｎ
型拡散層側に伸びる空乏層がＮ+ ソース／ドレイン（Ｓ
／Ｄ）の高濃度層とぶつかって、電界集中を起こしてし
まうことになり、ＬＤＤ層部分を長くとる必要があるか
らである。
【０００７】しかし、以上述べた方法では、出力（Ｈ
Ｖ）用トランジスタのＬＤＤ層を長くとるためにレジス
トを用いているため、 （ｉ）マスク合わせ精度、余裕を確保する必要があるた
め、耐圧向上のために必要なＬＤＤ層の長さ以上にＬＤ
Ｄの長さを設定しなければならず、素子が大きくなる。
Ｖ）用トランジスタのＬＤＤ層を長くとるためにレジス
トを用いているため、 （ｉ）マスク合わせ精度、余裕を確保する必要があるた
め、耐圧向上のために必要なＬＤＤ層の長さ以上にＬＤ
Ｄの長さを設定しなければならず、素子が大きくなる。
【０００８】（ii）マスク合わせズレにより、ＬＤＤ層
の長さがばらつくため、ｇｍ（相互コンダクタンス）が
変化し、トランジスタ特性が一定のトランジスタを製造
することが困難であった。 本発明は、このような状況を考慮し、ＬＤＤ層の長さを
一定となし、ｇｍ（相互コンダクタンス）の変化をなく
し、トランジスタ特性が一定のＭＯＳトランジスタ及び
その製造方法を提供することを目的とする。
の長さがばらつくため、ｇｍ（相互コンダクタンス）が
変化し、トランジスタ特性が一定のトランジスタを製造
することが困難であった。 本発明は、このような状況を考慮し、ＬＤＤ層の長さを
一定となし、ｇｍ（相互コンダクタンス）の変化をなく
し、トランジスタ特性が一定のＭＯＳトランジスタ及び
その製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （Ａ）図１，図８及び図１０に示すように、基板（１，
５０，７１）上のゲート酸化膜（３，５３，７３）上に
ゲート電極（５，５４，７５）とこのゲート電極（５，
５４，７５）の少なくともドレイン側に離間した多結晶
シリコン電極（６，５５，７６）を有し、前記ゲート電
極（５，５４，７５）下でＬＤＤ層（７，５１，７７）
が拡散により接続又は近接されており、前記ゲート電極
（５，５４，７５）と離間した多結晶シリコン電極
（６，５５，７６）間に絶縁膜（９，５６，７８）が設
けられ、この離間した多結晶シリコン電極（６，５５，
７６）の外側にサイドウォール（１０，５７）を有し、
このサイドウォール（１０，５７）の両外側に濃度がＬ
ＤＤ層（７，５１，７７）より高いソース／ドレイン層
（１１，５２，７９）を有する。
成するために、 （Ａ）図１，図８及び図１０に示すように、基板（１，
５０，７１）上のゲート酸化膜（３，５３，７３）上に
ゲート電極（５，５４，７５）とこのゲート電極（５，
５４，７５）の少なくともドレイン側に離間した多結晶
シリコン電極（６，５５，７６）を有し、前記ゲート電
極（５，５４，７５）下でＬＤＤ層（７，５１，７７）
が拡散により接続又は近接されており、前記ゲート電極
（５，５４，７５）と離間した多結晶シリコン電極
（６，５５，７６）間に絶縁膜（９，５６，７８）が設
けられ、この離間した多結晶シリコン電極（６，５５，
７６）の外側にサイドウォール（１０，５７）を有し、
このサイドウォール（１０，５７）の両外側に濃度がＬ
ＤＤ層（７，５１，７７）より高いソース／ドレイン層
（１１，５２，７９）を有する。
【００１０】（Ｂ）図１１〜１３に示すように、ゲート
電極（８２，８４，８６）と離間した多結晶シリコン電
極（８３，８５，８７）がアクティブ領域（８１）のエ
ッジ（８１ａ）を覆い隠すようにロ字形に形成されてい
る。 （Ｃ）図１，図８及び図１０に示すように、前記絶縁膜
（９，５６，７８）はＣＶＤ酸化膜（９）、ＰＳＧ膜
（５６）又はレジスト（７８）である。
電極（８２，８４，８６）と離間した多結晶シリコン電
極（８３，８５，８７）がアクティブ領域（８１）のエ
ッジ（８１ａ）を覆い隠すようにロ字形に形成されてい
る。 （Ｃ）図１，図８及び図１０に示すように、前記絶縁膜
（９，５６，７８）はＣＶＤ酸化膜（９）、ＰＳＧ膜
（５６）又はレジスト（７８）である。
【００１１】（Ｄ）図１４に示すように、基板（９１）
上のゲート酸化膜（９３）上にゲート電極（９４）とこ
のゲート電極（９４）の少なくともドレイン側に離間し
た多結晶シリコン電極（９５）を有し、前記ゲート電極
（９４）下でＬＤＤ層（９６）が拡散により接続又は近
接されており、前記ゲート電極（９４）と離間した多結
晶シリコン電極（９５）間が第２の多結晶シリコン膜
（９７）で埋められており、前記ゲート電極（９４）
と、前記ＬＤＤ層（９６）上に形成されている離間した
多結晶シリコン電極（９５）とが電気的に接続されてい
る。
上のゲート酸化膜（９３）上にゲート電極（９４）とこ
のゲート電極（９４）の少なくともドレイン側に離間し
た多結晶シリコン電極（９５）を有し、前記ゲート電極
（９４）下でＬＤＤ層（９６）が拡散により接続又は近
接されており、前記ゲート電極（９４）と離間した多結
晶シリコン電極（９５）間が第２の多結晶シリコン膜
（９７）で埋められており、前記ゲート電極（９４）
と、前記ＬＤＤ層（９６）上に形成されている離間した
多結晶シリコン電極（９５）とが電気的に接続されてい
る。
【００１２】（Ｅ）図１，図８及び図１０に示すよう
に、基板（１，５０，７１）上にゲート酸化膜（３，５
３，７３）を形成後、ゲート電極（５，５４，７５）を
形成すると同時に、このゲート電極（５，５４，７５）
の少なくともドレイン側に離間した多結晶シリコン電極
（６，５５，７６）を形成する工程と、ＬＤＤ層（７，
５１，７７）形成のためのイオン注入を行う工程と、絶
縁膜（９，５６，７８）を全面に形成後、異方性エッチ
ングを行い、前記ゲート電極（５，５４，７５）と前記
多結晶シリコン電極（６，５５，７６）との間を絶縁膜
（９，５６，７８）で埋めるとともに、前記多結晶シリ
コン電極（６，５５）のサイドウォールを形成する工程
と、ソース／ドレイン層（１１，５２，７９）形成のた
めのイオン注入を行う工程とを順に施すようにしたもの
である。
に、基板（１，５０，７１）上にゲート酸化膜（３，５
３，７３）を形成後、ゲート電極（５，５４，７５）を
形成すると同時に、このゲート電極（５，５４，７５）
の少なくともドレイン側に離間した多結晶シリコン電極
（６，５５，７６）を形成する工程と、ＬＤＤ層（７，
５１，７７）形成のためのイオン注入を行う工程と、絶
縁膜（９，５６，７８）を全面に形成後、異方性エッチ
ングを行い、前記ゲート電極（５，５４，７５）と前記
多結晶シリコン電極（６，５５，７６）との間を絶縁膜
（９，５６，７８）で埋めるとともに、前記多結晶シリ
コン電極（６，５５）のサイドウォールを形成する工程
と、ソース／ドレイン層（１１，５２，７９）形成のた
めのイオン注入を行う工程とを順に施すようにしたもの
である。
【００１３】（Ｆ）図１４に示すように、基板（９１）
上にゲート酸化膜（９３）を形成後、ゲート電極（９
４）を形成すると同時に、このゲート電極（９４）の少
なくともドレイン側に離間した多結晶シリコン電極（９
５）を形成する工程と、ＬＤＤ層（９６）形成のための
イオン注入を行う工程と、第２の多結晶シリコン膜を全
面に形成後、異方性エッチングを行い、前記ゲート電極
（９４）と前記多結晶シリコン電極（９５）との間を第
２の多結晶シリコン膜（９７）で埋めるとともに、前記
多結晶シリコン電極（９５）のサイドウォール（９８）
を形成する工程と、ソース／ドレイン層（９９）形成の
ためのイオン注入を行う工程とを順に施すようにしたも
のである。
上にゲート酸化膜（９３）を形成後、ゲート電極（９
４）を形成すると同時に、このゲート電極（９４）の少
なくともドレイン側に離間した多結晶シリコン電極（９
５）を形成する工程と、ＬＤＤ層（９６）形成のための
イオン注入を行う工程と、第２の多結晶シリコン膜を全
面に形成後、異方性エッチングを行い、前記ゲート電極
（９４）と前記多結晶シリコン電極（９５）との間を第
２の多結晶シリコン膜（９７）で埋めるとともに、前記
多結晶シリコン電極（９５）のサイドウォール（９８）
を形成する工程と、ソース／ドレイン層（９９）形成の
ためのイオン注入を行う工程とを順に施すようにしたも
のである。
【００１４】
【作用】本発明によれば、上記のように構成したので、 （１）請求項１〜３記載の発明によれば、一定したＬＤ
Ｄ層長を得ることができ、ｇｍ（相互コンダクタンス）
の変化をなくし、トランジスタ特性が一定のＭＯＳトラ
ンジスタを得ることができる。また、素子の寸法を縮小
できる。
Ｄ層長を得ることができ、ｇｍ（相互コンダクタンス）
の変化をなくし、トランジスタ特性が一定のＭＯＳトラ
ンジスタを得ることができる。また、素子の寸法を縮小
できる。
【００１５】（２）請求項４記載の発明によれば、ＬＤ
Ｄ層上が全てゲート電極となるため、ゲートオーバーラ
ップＬＤＤ（ＧＯＬＤ）構造となり、ライフタイムの向
上を図ることができる。 （３）請求項５記載の発明によれば、ＬＤＤ層の長さＬ
2 は多結晶シリコン電極（例えば、幅１μｍ）とサイド
ウォールのみによって決定され、Ｎ+ ドレイン層を形成
するためのイオン注入はサイドウォール端（Ｂ部）にセ
ルフアラインとなる。また、多結晶シリコン電極は、一
定の値をとることができ、ＬＤＤ層長さは一定値にする
ことができる。
Ｄ層上が全てゲート電極となるため、ゲートオーバーラ
ップＬＤＤ（ＧＯＬＤ）構造となり、ライフタイムの向
上を図ることができる。 （３）請求項５記載の発明によれば、ＬＤＤ層の長さＬ
2 は多結晶シリコン電極（例えば、幅１μｍ）とサイド
ウォールのみによって決定され、Ｎ+ ドレイン層を形成
するためのイオン注入はサイドウォール端（Ｂ部）にセ
ルフアラインとなる。また、多結晶シリコン電極は、一
定の値をとることができ、ＬＤＤ層長さは一定値にする
ことができる。
【００１６】（４）請求項６記載の発明によれば、簡単
な工程と材料でゲートオーバーラップＬＤＤ（ＧＯＬ
Ｄ）を製造することができる。
な工程と材料でゲートオーバーラップＬＤＤ（ＧＯＬ
Ｄ）を製造することができる。
【００１７】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。図１は本発明の第１実施例を示すＭＯＳトラ
ンジスタの製造工程断面図である。 （１）まず、図１（ａ）に示すように、Ｐ型半導体基板
１上にフィールド酸化膜２及びゲート酸化膜３を形成す
る。
説明する。図１は本発明の第１実施例を示すＭＯＳトラ
ンジスタの製造工程断面図である。 （１）まず、図１（ａ）に示すように、Ｐ型半導体基板
１上にフィールド酸化膜２及びゲート酸化膜３を形成す
る。
【００１８】（２）次に、図１（ｂ）に示すように、多
結晶シリコンを前記Ｐ型半導体基板１上全面に形成後、
この多結晶シリコンに導伝性を持たせるため、イオン注
入もしくは不純物拡散法を用いてドーピングを行う。次
に、ゲート電極形成を行うため、ロジック（ＬＶ）用ト
ランジスタのゲート電極４と、出力（ＨＶ）用トランジ
スタのゲート電極５及びこの出力（ＨＶ）用トランジス
タのゲート電極５の両側に多結晶シリコン電極６を、既
知のホトリソ／エッチング技術を用いて同時に形成す
る。引き続き、Ｎ型ＬＤＤ層７をイオン注入法により形
成する。
結晶シリコンを前記Ｐ型半導体基板１上全面に形成後、
この多結晶シリコンに導伝性を持たせるため、イオン注
入もしくは不純物拡散法を用いてドーピングを行う。次
に、ゲート電極形成を行うため、ロジック（ＬＶ）用ト
ランジスタのゲート電極４と、出力（ＨＶ）用トランジ
スタのゲート電極５及びこの出力（ＨＶ）用トランジス
タのゲート電極５の両側に多結晶シリコン電極６を、既
知のホトリソ／エッチング技術を用いて同時に形成す
る。引き続き、Ｎ型ＬＤＤ層７をイオン注入法により形
成する。
【００１９】（３）次に、図１（ｃ）に示すように、Ｃ
ＶＤ法により、酸化膜を堆積後、異方性エッチングを行
い、ロジック（ＬＶ）用トランジスタのゲート電極４の
側壁にサイドウォール８を形成するとともに、出力（Ｈ
Ｖ）用トランジスタのゲート電極５と、その両側に形成
してある多結晶シリコン電極６との間に酸化膜９，１０
を形成する。
ＶＤ法により、酸化膜を堆積後、異方性エッチングを行
い、ロジック（ＬＶ）用トランジスタのゲート電極４の
側壁にサイドウォール８を形成するとともに、出力（Ｈ
Ｖ）用トランジスタのゲート電極５と、その両側に形成
してある多結晶シリコン電極６との間に酸化膜９，１０
を形成する。
【００２０】（４）次に、図１（ｄ）に示すように、Ｎ
型（Ｎ+ ）ソース／ドレイン層１１をイオン注入法によ
り形成する。 （５）次に、図１（ｅ）に示すように、ＣＶＤ酸化膜１
２を形成後、コンタクトホール１３を形成し、Ａｌ配線
１４を形成して、出力（ＨＶ）用トランジスタ及びロジ
ック（ＬＶ）用トランジスタを形成する。
型（Ｎ+ ）ソース／ドレイン層１１をイオン注入法によ
り形成する。 （５）次に、図１（ｅ）に示すように、ＣＶＤ酸化膜１
２を形成後、コンタクトホール１３を形成し、Ａｌ配線
１４を形成して、出力（ＨＶ）用トランジスタ及びロジ
ック（ＬＶ）用トランジスタを形成する。
【００２１】なお、本実施例ではＮＭＯＳを用いたが、
ＰＭＯＳ、ＣＭＯＳも同様に製造することができる。図
３は本発明のＮＭＯＳと従来のＮＭＯＳとのＬＤＤ層の
比較を示す。図３（ａ）は従来のＮＭＯＳのＬＤＤ層の
断面図であり、ＬＤＤ層１０５の長さＬ1 は、その上部
に形成されているレジスト１０７により決定される。Ｎ
+ ドレイン層１０８を形成するためのイオン注入は、レ
ジスト右端（Ａ部）により決まるが、レジスト形成の
際、Ａ部がばらつくため、一定したＬＤＤ層長Ｌ1 は得
られない。因みに、サイドウォール１０６の幅は、例え
ば、０．２μｍ、サイドウォール１０６とレジスト右端
（Ａ部）は合わせ余裕を入れて２μｍを要する。
ＰＭＯＳ、ＣＭＯＳも同様に製造することができる。図
３は本発明のＮＭＯＳと従来のＮＭＯＳとのＬＤＤ層の
比較を示す。図３（ａ）は従来のＮＭＯＳのＬＤＤ層の
断面図であり、ＬＤＤ層１０５の長さＬ1 は、その上部
に形成されているレジスト１０７により決定される。Ｎ
+ ドレイン層１０８を形成するためのイオン注入は、レ
ジスト右端（Ａ部）により決まるが、レジスト形成の
際、Ａ部がばらつくため、一定したＬＤＤ層長Ｌ1 は得
られない。因みに、サイドウォール１０６の幅は、例え
ば、０．２μｍ、サイドウォール１０６とレジスト右端
（Ａ部）は合わせ余裕を入れて２μｍを要する。
【００２２】これに対して、図３（ｂ）は本発明のＮＭ
ＯＳのＬＤＤ層の断面図であり、Ｎ型ＬＤＤ層７の長さ
Ｌ2 は多結晶シリコン電極（例えば、幅１μｍ）６とサ
イドウォール９，１０のみによって決定され、Ｎ+ ドレ
イン層１１を形成するためのイオン注入は、サイドウォ
ール端（Ｂ部）にセルフアラインとなる。多結晶シリコ
ン電極６は、ゲート・ホトリソ／エッチングで一度に形
成できるため、Ｌ3 はマスク寸法（例えば、０．３μ
ｍ）で、またサイドウォール幅Ｌ4 （０．２μｍ）は、
多結晶シリコン電極６の膜厚とＣＶＤ酸化膜厚により決
まるため、一定の値をとることができ、Ｌ2 は一定値
（例えば、１．５μｍ）になる。
ＯＳのＬＤＤ層の断面図であり、Ｎ型ＬＤＤ層７の長さ
Ｌ2 は多結晶シリコン電極（例えば、幅１μｍ）６とサ
イドウォール９，１０のみによって決定され、Ｎ+ ドレ
イン層１１を形成するためのイオン注入は、サイドウォ
ール端（Ｂ部）にセルフアラインとなる。多結晶シリコ
ン電極６は、ゲート・ホトリソ／エッチングで一度に形
成できるため、Ｌ3 はマスク寸法（例えば、０．３μ
ｍ）で、またサイドウォール幅Ｌ4 （０．２μｍ）は、
多結晶シリコン電極６の膜厚とＣＶＤ酸化膜厚により決
まるため、一定の値をとることができ、Ｌ2 は一定値
（例えば、１．５μｍ）になる。
【００２３】したがって、本発明によれば、素子の寸法
を縮小できるとともに、ＬＤＤ層長が一定になるため、
ｇｍの一定したトランジスタを得ることができる。次
に、上記したゲート電極とその両側に形成される多結晶
シリコン電極の接続について説明する。 （１）図４は本発明の第１実施例を示すゲート電極に対
して両側の多結晶シリコン電極を浮遊させる例を示す図
である。
を縮小できるとともに、ＬＤＤ層長が一定になるため、
ｇｍの一定したトランジスタを得ることができる。次
に、上記したゲート電極とその両側に形成される多結晶
シリコン電極の接続について説明する。 （１）図４は本発明の第１実施例を示すゲート電極に対
して両側の多結晶シリコン電極を浮遊させる例を示す図
である。
【００２４】この図に示すように、ＭＯＳトランジスタ
のアクティブ領域２１内に、このアクティブ領域２１を
横切るようにゲート電極２２を配置し、そのゲート電極
２２の両側にアクティブ領域２１を横切るように多結晶
シリコン電極２３を有しており、ＬＤＤ層がゲート電極
２２両側に配置された多結晶シリコン電極２３直下で拡
散により接続もしくは近接（くっついていない）してお
り、ゲート電極２２とその両側の多結晶シリコン電極２
３との間にＣＶＤ酸化膜が埋め込まれ、かつ、ゲート電
極２２の両側に配置された多結晶シリコン電極２３にサ
イドウォールを有する構造としている。
のアクティブ領域２１内に、このアクティブ領域２１を
横切るようにゲート電極２２を配置し、そのゲート電極
２２の両側にアクティブ領域２１を横切るように多結晶
シリコン電極２３を有しており、ＬＤＤ層がゲート電極
２２両側に配置された多結晶シリコン電極２３直下で拡
散により接続もしくは近接（くっついていない）してお
り、ゲート電極２２とその両側の多結晶シリコン電極２
３との間にＣＶＤ酸化膜が埋め込まれ、かつ、ゲート電
極２２の両側に配置された多結晶シリコン電極２３にサ
イドウォールを有する構造としている。
【００２５】そして、ここでは、ゲート電極２２の両側
に形成される多結晶シリコン電極２３，２３は浮遊させ
た状態にしておく。このように構成することにより、ゲ
ート電極２２の両側に形成される多結晶シリコン電極２
３，２３の幅によりＯＮ電圧が決められるため、耐圧向
上が図れる。
に形成される多結晶シリコン電極２３，２３は浮遊させ
た状態にしておく。このように構成することにより、ゲ
ート電極２２の両側に形成される多結晶シリコン電極２
３，２３の幅によりＯＮ電圧が決められるため、耐圧向
上が図れる。
【００２６】（２）図５は本発明の第１実施例を示すゲ
ート電極の両側に形成される多結晶シリコン電極がゲー
ト電極と同電位になるように構成した例を示す図であ
る。この図に示すように、ゲート電極３２の両側に形成
される多結晶シリコン電極３３，３３はゲート電極３２
に接続し、同電位になるように接続されている。ここ
で、３１はアクティブ領域を示している。
ート電極の両側に形成される多結晶シリコン電極がゲー
ト電極と同電位になるように構成した例を示す図であ
る。この図に示すように、ゲート電極３２の両側に形成
される多結晶シリコン電極３３，３３はゲート電極３２
に接続し、同電位になるように接続されている。ここ
で、３１はアクティブ領域を示している。
【００２７】このように構成することにより、ゲート電
極３２と、多結晶シリコン電極３３，３３が繋がってい
るため、ゲート電極３２と同じ電圧がＬＤＤ層上にかけ
られる。したがって、ＬＤＤ層上で下向き（ＮＭＯＳの
場合）の電界がかかることになり、ホットキャリアの酸
化膜への注入が抑えられるため、トランジスタの寿命が
向上する。例えば、ＶDD＝５Ｖ，ＶG ＝２．５Ｖ（１／
２ＶD ）の場合、寿命的に最も厳しい条件であるが、そ
の際、多結晶シリコン電極３３，３３に２．５Ｖかかっ
ているため、離間した多結晶シリコン電極のない普通の
トランジスタに比べて、約６０％トランジスタの寿命が
向上する。なお、多結晶シリコン電極３３，３３がゲー
ト電極３２と同電位であるため、トランジスタの寸法か
らしても、電圧源を用意する必要がないため小さくする
ことができる。
極３２と、多結晶シリコン電極３３，３３が繋がってい
るため、ゲート電極３２と同じ電圧がＬＤＤ層上にかけ
られる。したがって、ＬＤＤ層上で下向き（ＮＭＯＳの
場合）の電界がかかることになり、ホットキャリアの酸
化膜への注入が抑えられるため、トランジスタの寿命が
向上する。例えば、ＶDD＝５Ｖ，ＶG ＝２．５Ｖ（１／
２ＶD ）の場合、寿命的に最も厳しい条件であるが、そ
の際、多結晶シリコン電極３３，３３に２．５Ｖかかっ
ているため、離間した多結晶シリコン電極のない普通の
トランジスタに比べて、約６０％トランジスタの寿命が
向上する。なお、多結晶シリコン電極３３，３３がゲー
ト電極３２と同電位であるため、トランジスタの寸法か
らしても、電圧源を用意する必要がないため小さくする
ことができる。
【００２８】ここで、上記（１）の場合と上記（２）の
場合の実効チャネル長（μｍ）とホットキャリア耐圧
（Ｖ）特性をみると図７のようになる。ここで、ホット
キャリア耐圧は、相互コンダクタンスｇｍの１０％劣化
としている。図７より明らかなように、上記（２）の場
合を示すｂの場合は、ホットキャリア耐圧が８〜１０Ｖ
であるのに対して、上記（１）の場合を示すａの場合
は、ホットキャリア耐圧が５〜６Ｖである。
場合の実効チャネル長（μｍ）とホットキャリア耐圧
（Ｖ）特性をみると図７のようになる。ここで、ホット
キャリア耐圧は、相互コンダクタンスｇｍの１０％劣化
としている。図７より明らかなように、上記（２）の場
合を示すｂの場合は、ホットキャリア耐圧が８〜１０Ｖ
であるのに対して、上記（１）の場合を示すａの場合
は、ホットキャリア耐圧が５〜６Ｖである。
【００２９】このように、ｂの場合は、ａの場合に比べ
て、はるかにホットキャリア耐圧が高いことがわかる。 （３）図６は本発明の第１実施例を示すゲート電極の両
側に形成される多結晶シリコン電極を別の電位になるよ
うに構成した例を示す図である。この図に示すように、
ゲート電極４２の両側に形成される多結晶シリコン電極
４３，４３はゲート電極４２とは別の電位となるよう
に、異なった電位Ｖが印加されるようになっている。こ
こで、４１はアクティブ領域を示している。
て、はるかにホットキャリア耐圧が高いことがわかる。 （３）図６は本発明の第１実施例を示すゲート電極の両
側に形成される多結晶シリコン電極を別の電位になるよ
うに構成した例を示す図である。この図に示すように、
ゲート電極４２の両側に形成される多結晶シリコン電極
４３，４３はゲート電極４２とは別の電位となるよう
に、異なった電位Ｖが印加されるようになっている。こ
こで、４１はアクティブ領域を示している。
【００３０】このように構成することにより、ゲート電
極４２と多結晶シリコン電極４３，４３に、各々独立に
異なった電位をかけることが可能である。寿命的に最も
厳しい条件となるＶG ＝１／２ＶD の条件が、このトラ
ンジスタにかかった場合、多結晶シリコン電極４３，４
３にはＶD と同じ電圧（電界）がかけられるため、ホッ
トキャリア注入が抑えられ寿命が向上する。
極４２と多結晶シリコン電極４３，４３に、各々独立に
異なった電位をかけることが可能である。寿命的に最も
厳しい条件となるＶG ＝１／２ＶD の条件が、このトラ
ンジスタにかかった場合、多結晶シリコン電極４３，４
３にはＶD と同じ電圧（電界）がかけられるため、ホッ
トキャリア注入が抑えられ寿命が向上する。
【００３１】図８は本発明の第１実施例の変形例を示す
ドレイン側のＭＯＳトランジスタの断面図である。この
実施例においては、Ｎ型ＬＤＤ層５１上のゲート電極５
４横の多結晶シリコン電極（例えば、２〜３μｍ）５５
の寸法により、Ｎ型ＬＤＤ層５１が接続するかしないか
を決められる。その場合のＩ−Ｖ特性を図９に示す。な
お、５０はＰ型半導体基板、５２はソース／ドレイン層
（ここでは、ドレイン層）、５３はゲート酸化膜、５６
はＰＳＧ膜、５７はサイドウォールである。
ドレイン側のＭＯＳトランジスタの断面図である。この
実施例においては、Ｎ型ＬＤＤ層５１上のゲート電極５
４横の多結晶シリコン電極（例えば、２〜３μｍ）５５
の寸法により、Ｎ型ＬＤＤ層５１が接続するかしないか
を決められる。その場合のＩ−Ｖ特性を図９に示す。な
お、５０はＰ型半導体基板、５２はソース／ドレイン層
（ここでは、ドレイン層）、５３はゲート酸化膜、５６
はＰＳＧ膜、５７はサイドウォールである。
【００３２】すなわち、Ｎ型ＬＤＤ層５１を接続する場
合は、図９（ａ）に示すように、立ち上がり電圧（ＯＮ
電圧）は低いが、Ｎ型ＬＤＤ層５１を接続しない場合
は、図９（ｂ）に示すように、ＯＮ電圧はＡ部にずれ、
全体のＩ−Ｖカーブが右へシフトする。 これは、ドレ
イン側から延びる空乏層がゲート電極５４下に形成され
るチャネル（反転層）とぶつかって、はじめて電流が流
れるためで、この空乏層がチャネルにぶつかるＡ部〔図
９（ｂ）参照〕が多結晶シリコン電極５５により、自由
に制御できるため、出力（ＨＶ）用トランジスタの保護
トランジスタとしての設計度が増し、ＥＳＤ（Ｅｌｅｃ
ｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）用保護ト
ランジスタの設計が容易になるという効果が得られる。
合は、図９（ａ）に示すように、立ち上がり電圧（ＯＮ
電圧）は低いが、Ｎ型ＬＤＤ層５１を接続しない場合
は、図９（ｂ）に示すように、ＯＮ電圧はＡ部にずれ、
全体のＩ−Ｖカーブが右へシフトする。 これは、ドレ
イン側から延びる空乏層がゲート電極５４下に形成され
るチャネル（反転層）とぶつかって、はじめて電流が流
れるためで、この空乏層がチャネルにぶつかるＡ部〔図
９（ｂ）参照〕が多結晶シリコン電極５５により、自由
に制御できるため、出力（ＨＶ）用トランジスタの保護
トランジスタとしての設計度が増し、ＥＳＤ（Ｅｌｅｃ
ｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）用保護ト
ランジスタの設計が容易になるという効果が得られる。
【００３３】図１０は本発明の第２実施例を示すＭＯＳ
トランジスタの製造工程断面図である。 （１）まず、図１０（ａ）に示すように、Ｐ型半導体基
板７１上にフィールド酸化膜７２及びゲート酸化膜７３
を形成する。 （２）次に、図１０（ｂ）に示すように、多結晶シリコ
ンを前記Ｐ型半導体基板７１上全面に形成後、この多結
晶シリコンに導伝性を持たせるため、イオン注入もしく
は不純物拡散法を用いてドーピングを行う。
トランジスタの製造工程断面図である。 （１）まず、図１０（ａ）に示すように、Ｐ型半導体基
板７１上にフィールド酸化膜７２及びゲート酸化膜７３
を形成する。 （２）次に、図１０（ｂ）に示すように、多結晶シリコ
ンを前記Ｐ型半導体基板７１上全面に形成後、この多結
晶シリコンに導伝性を持たせるため、イオン注入もしく
は不純物拡散法を用いてドーピングを行う。
【００３４】次いで、ゲート電極を形成するため、ロジ
ック（ＬＶ）用トランジスタのゲート電極７４と、出力
（ＨＶ）用トランジスタのゲート電極７５及びこの出力
（ＨＶ）用トランジスタのゲート電極７５の両側に多結
晶シリコン電極７６を、既知のホトリソ／エッチング技
術を用いて同時に形成する。引き続き、Ｎ型ＬＤＤ層７
７をイオン注入法により形成する。
ック（ＬＶ）用トランジスタのゲート電極７４と、出力
（ＨＶ）用トランジスタのゲート電極７５及びこの出力
（ＨＶ）用トランジスタのゲート電極７５の両側に多結
晶シリコン電極７６を、既知のホトリソ／エッチング技
術を用いて同時に形成する。引き続き、Ｎ型ＬＤＤ層７
７をイオン注入法により形成する。
【００３５】（３）次に、図１０（ｃ）に示すように、
出力（ＨＶ）用トランジスタのゲート電極７５上及びそ
のゲート電極７５の少なくともドレイン側に形成してあ
る多結晶シリコン電極７６上に、この多結晶シリコン電
極７６−多結晶シリコン電極７６間を覆い隠すようにレ
ジスト７８を形成する。 （４）次に、図１０（ｄ）に示すように、Ｎ型ソース／
ドレイン層（ここではドレイン層）７９をイオン注入法
により形成する。
出力（ＨＶ）用トランジスタのゲート電極７５上及びそ
のゲート電極７５の少なくともドレイン側に形成してあ
る多結晶シリコン電極７６上に、この多結晶シリコン電
極７６−多結晶シリコン電極７６間を覆い隠すようにレ
ジスト７８を形成する。 （４）次に、図１０（ｄ）に示すように、Ｎ型ソース／
ドレイン層（ここではドレイン層）７９をイオン注入法
により形成する。
【００３６】このように、ＣＶＤ酸化膜形成、及びエッ
チングの代わりにレジストのホトリソを行った後、Ｓ／
Ｄイオン注入を行うようにしたので、ロジック用（Ｌ
Ｖ）トランジスタはＬＤＤ構造にはならないが、一工程
削減できる上に、出力（ＨＶ）用トランジスタはＬＤＤ
構造を有することができる。図１１〜図１３は本発明の
第３実施例を示すＭＯＳトランジスタの平面図である。
チングの代わりにレジストのホトリソを行った後、Ｓ／
Ｄイオン注入を行うようにしたので、ロジック用（Ｌ
Ｖ）トランジスタはＬＤＤ構造にはならないが、一工程
削減できる上に、出力（ＨＶ）用トランジスタはＬＤＤ
構造を有することができる。図１１〜図１３は本発明の
第３実施例を示すＭＯＳトランジスタの平面図である。
【００３７】この実施例では、ゲート電極とその両側に
形成される多結晶シリコン電極の構造をロ字形に配置す
るとともに、以下のように構成している。 （１）図１１は本発明の第３実施例を示すゲート電極に
対して両側の多結晶シリコン電極を浮遊させる例を示す
図である。この図に示すように、ＭＯＳトランジスタの
アクティブ領域８１上に、ゲート酸化膜を配置し、多結
晶シリコンにてゲート電極８２が形成されており、その
ゲート電極８２の少なくともドレイン側に前記アクティ
ブ領域８１内では、ゲート電極８２に接続していない多
結晶シリコン電極８３が、アクティブ領域８１のエッジ
８１ａ上及びゲート電極８２に沿って口字形に配置され
ている。
形成される多結晶シリコン電極の構造をロ字形に配置す
るとともに、以下のように構成している。 （１）図１１は本発明の第３実施例を示すゲート電極に
対して両側の多結晶シリコン電極を浮遊させる例を示す
図である。この図に示すように、ＭＯＳトランジスタの
アクティブ領域８１上に、ゲート酸化膜を配置し、多結
晶シリコンにてゲート電極８２が形成されており、その
ゲート電極８２の少なくともドレイン側に前記アクティ
ブ領域８１内では、ゲート電極８２に接続していない多
結晶シリコン電極８３が、アクティブ領域８１のエッジ
８１ａ上及びゲート電極８２に沿って口字形に配置され
ている。
【００３８】このように構成することにより、アクティ
ブ領域８１のエッジ８１ａにおいて、ＬＤＤ層（低濃度
層）が形成できるため、ドレイン−基板（又はチャネル
ストッパ層）間の空乏層幅が、ドレイン高濃度層側にも
延びるために、空乏層幅が広くなる。そのため、ドレイ
ン−基板間の接合容量を低減することができ、従来のト
ランジスタに比べて高速のトランジスタを形成すること
ができる。
ブ領域８１のエッジ８１ａにおいて、ＬＤＤ層（低濃度
層）が形成できるため、ドレイン−基板（又はチャネル
ストッパ層）間の空乏層幅が、ドレイン高濃度層側にも
延びるために、空乏層幅が広くなる。そのため、ドレイ
ン−基板間の接合容量を低減することができ、従来のト
ランジスタに比べて高速のトランジスタを形成すること
ができる。
【００３９】（２）図１２は本発明の第３実施例を示す
ゲート電極の両側に形成される多結晶シリコン電極がゲ
ート電極と同電位になるように構成した例を示す図であ
る。この図に示すように、ゲート電極８４の両側に形成
される多結晶シリコン電極８５，８５はゲート電極８４
に接続し、同電位になるように接続されている。 （３）図１３は本発明の第３実施例を示すゲート電極の
両側に形成される多結晶シリコン電極を別の電位になる
ように構成した例を示す図である。
ゲート電極の両側に形成される多結晶シリコン電極がゲ
ート電極と同電位になるように構成した例を示す図であ
る。この図に示すように、ゲート電極８４の両側に形成
される多結晶シリコン電極８５，８５はゲート電極８４
に接続し、同電位になるように接続されている。 （３）図１３は本発明の第３実施例を示すゲート電極の
両側に形成される多結晶シリコン電極を別の電位になる
ように構成した例を示す図である。
【００４０】この図に示すように、ゲート電極８６の両
側に形成される多結晶シリコン電極８７，８７はゲート
電極８６とは別の電位となるように、異なった電位Ｖが
印加されるようになっている。図１４は本発明の第４実
施例を示すＭＯＳトランジスタのドレイン側の断面図で
ある。
側に形成される多結晶シリコン電極８７，８７はゲート
電極８６とは別の電位となるように、異なった電位Ｖが
印加されるようになっている。図１４は本発明の第４実
施例を示すＭＯＳトランジスタのドレイン側の断面図で
ある。
【００４１】この図に示すように、Ｐ型半導体基板９１
上にフィールド酸化膜９２及びゲート酸化膜９３が形成
され、出力（ＨＶ）用トランジスタのゲート電極９４及
びこの出力（ＨＶ）用トランジスタのゲート電極９４横
の多結晶シリコン電極９５を既知のホトリソ／エッチン
グ技術を用いて同時に形成する。引き続き、Ｎ型ＬＤＤ
層９６をイオン注入法により形成する。
上にフィールド酸化膜９２及びゲート酸化膜９３が形成
され、出力（ＨＶ）用トランジスタのゲート電極９４及
びこの出力（ＨＶ）用トランジスタのゲート電極９４横
の多結晶シリコン電極９５を既知のホトリソ／エッチン
グ技術を用いて同時に形成する。引き続き、Ｎ型ＬＤＤ
層９６をイオン注入法により形成する。
【００４２】次に、ＣＶＤ法により、酸化膜を堆積後、
異方性エッチングを行い、出力（ＨＶ）用トランジスタ
のゲート電極９４と、その横に離間している多結晶シリ
コン電極９５との間に第２の多結晶シリコン膜９７及び
サイドウォール９８を形成する。つまり、第１実施例に
おいては、サイドウォールを形成する材料がＣＶＤＳｉ
Ｏ2 であったが、これを多結晶シリコンに変更し、ゲー
ト電極９４と多結晶シリコン電極９５を多結晶シリコン
で接続するようにしたものである。なお、９９はＮ型ソ
ース／ドレイン層（ここでは、ドレイン層）である。
異方性エッチングを行い、出力（ＨＶ）用トランジスタ
のゲート電極９４と、その横に離間している多結晶シリ
コン電極９５との間に第２の多結晶シリコン膜９７及び
サイドウォール９８を形成する。つまり、第１実施例に
おいては、サイドウォールを形成する材料がＣＶＤＳｉ
Ｏ2 であったが、これを多結晶シリコンに変更し、ゲー
ト電極９４と多結晶シリコン電極９５を多結晶シリコン
で接続するようにしたものである。なお、９９はＮ型ソ
ース／ドレイン層（ここでは、ドレイン層）である。
【００４３】このように構成することにより、Ｎ型ＬＤ
Ｄ層９６上が全てゲート電極となるため、ゲートオーバ
ーラップＬＤＤ（ＧＯＬＤ）構造となり、ライフタイム
の向上を図ることができる。また、簡単な工程と材料で
ゲートオーバーラップＬＤＤ（ＧＯＬＤ）を製造するこ
とができる。
Ｄ層９６上が全てゲート電極となるため、ゲートオーバ
ーラップＬＤＤ（ＧＯＬＤ）構造となり、ライフタイム
の向上を図ることができる。また、簡単な工程と材料で
ゲートオーバーラップＬＤＤ（ＧＯＬＤ）を製造するこ
とができる。
【００４４】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００４５】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）請求項１〜３記載の発明によれば、一定したＬＤ
Ｄ層長を得ることができ、ｇｍ（相互コンダクタンス）
の変化をなくし、トランジスタ特性が一定のＭＯＳトラ
ンジスタを提供することができる。
よれば、以下のような効果を奏することができる。 （１）請求項１〜３記載の発明によれば、一定したＬＤ
Ｄ層長を得ることができ、ｇｍ（相互コンダクタンス）
の変化をなくし、トランジスタ特性が一定のＭＯＳトラ
ンジスタを提供することができる。
【００４６】（２）請求項４記載の発明によれば、ＬＤ
Ｄ層上が全てゲート電極となるため、ゲートオーバーラ
ップＬＤＤ（ＧＯＬＤ）構造となり、ライフタイムの向
上を図ることができる。 （３）請求項５記載の発明によれば、ＬＤＤ層の長さＬ
2 は多結晶シリコン電極（例えば、幅１μｍ）とサイド
ウォールのみによって決定され、Ｎ+ ドレイン層を形成
するためのイオン注入は、サイドウォール端（Ｂ部）に
セルフアラインとなる。また、多結晶シリコン電極は、
一定の値をとることができ、ＬＤＤ層長さは一定値にす
ることができる。更に、素子の寸法を縮小できる。
Ｄ層上が全てゲート電極となるため、ゲートオーバーラ
ップＬＤＤ（ＧＯＬＤ）構造となり、ライフタイムの向
上を図ることができる。 （３）請求項５記載の発明によれば、ＬＤＤ層の長さＬ
2 は多結晶シリコン電極（例えば、幅１μｍ）とサイド
ウォールのみによって決定され、Ｎ+ ドレイン層を形成
するためのイオン注入は、サイドウォール端（Ｂ部）に
セルフアラインとなる。また、多結晶シリコン電極は、
一定の値をとることができ、ＬＤＤ層長さは一定値にす
ることができる。更に、素子の寸法を縮小できる。
【００４７】（４）請求項６記載の発明によれば、簡単
な工程と材料でゲートオーバーラップＬＤＤ（ＧＯＬ
Ｄ）を製造することができる。
な工程と材料でゲートオーバーラップＬＤＤ（ＧＯＬ
Ｄ）を製造することができる。
【図１】本発明の第１実施例を示すＭＯＳトランジスタ
の製造工程断面図である。
の製造工程断面図である。
【図２】従来のＭＯＳトランジスタの製造工程断面図で
ある。
ある。
【図３】本発明のＮＭＯＳと従来のＮＭＯＳとのＬＤＤ
層の比較を示す図である。
層の比較を示す図である。
【図４】本発明の第１実施例を示すゲート電極に対して
両側の多結晶シリコン電極を浮遊させる例を示す図であ
る。
両側の多結晶シリコン電極を浮遊させる例を示す図であ
る。
【図５】本発明の第１実施例を示すゲート電極の両側に
形成される多結晶シリコン電極がゲート電極と同電位に
なるように構成した例を示す図である。
形成される多結晶シリコン電極がゲート電極と同電位に
なるように構成した例を示す図である。
【図６】本発明の第１実施例を示すゲート電極の両側に
形成される多結晶シリコン電極を別の電位になるように
構成した例を示す図である。
形成される多結晶シリコン電極を別の電位になるように
構成した例を示す図である。
【図７】本発明の第１実施例を示すＭＯＳトランジスタ
の実効チャネル長（μｍ）とホットキャリア耐圧（Ｖ）
特性図である。
の実効チャネル長（μｍ）とホットキャリア耐圧（Ｖ）
特性図である。
【図８】本発明の第１実施例の変形例を示すドレイン側
のＭＯＳトランジスタの断面図である。
のＭＯＳトランジスタの断面図である。
【図９】本発明の第１実施例を示すＭＯＳトランジスタ
のＬＤＤ層の形状とＩ−Ｖ特性図である。
のＬＤＤ層の形状とＩ−Ｖ特性図である。
【図１０】本発明の第２実施例を示すＭＯＳトランジス
タの製造工程断面図である。
タの製造工程断面図である。
【図１１】本発明の第３実施例を示すゲート電極に対し
て両側の多結晶シリコン電極を浮遊させる例を示す図で
ある。
て両側の多結晶シリコン電極を浮遊させる例を示す図で
ある。
【図１２】本発明の第３実施例を示すゲート電極の両側
に形成される多結晶シリコン電極をゲート電極と同電位
になるように構成した例を示す図である。
に形成される多結晶シリコン電極をゲート電極と同電位
になるように構成した例を示す図である。
【図１３】本発明の第３実施例を示すゲート電極の両側
に形成される多結晶シリコン電極を別の電位になるよう
に構成した例を示す図である。
に形成される多結晶シリコン電極を別の電位になるよう
に構成した例を示す図である。
【図１４】本発明の第４実施例を示すＭＯＳトランジス
タのドレイン側の断面図である。
タのドレイン側の断面図である。
１，５０，７１，９１ Ｐ型半導体基板 ２，７２，９２ フィールド酸化膜 ３，５３，７３，９３ ゲート酸化膜 ４，５，２２，３２，４２，５４，７４，７５，８２，
８４，８６，９４ゲート電極 ６，２３，３３，４３，５５，７６，８３，８５，８
７，９５，９８ 多結晶シリコン電極 ７，５１，７７，９６ Ｎ型ＬＤＤ層 ８，１０，５７，９８ サイドウォール ９ 酸化膜 １１，５２，７９，９９ Ｎ型ソース／ドレイン層 １２ ＣＶＤ酸化膜 １３ コンタクトホール １４ Ａｌ配線 ２１，３１，４１，８１ アクティブ領域 ５６ ＰＳＧ膜 ７８ レジスト ８１ａ エッジ ９７ 第２の多結晶シリコン膜
８４，８６，９４ゲート電極 ６，２３，３３，４３，５５，７６，８３，８５，８
７，９５，９８ 多結晶シリコン電極 ７，５１，７７，９６ Ｎ型ＬＤＤ層 ８，１０，５７，９８ サイドウォール ９ 酸化膜 １１，５２，７９，９９ Ｎ型ソース／ドレイン層 １２ ＣＶＤ酸化膜 １３ コンタクトホール １４ Ａｌ配線 ２１，３１，４１，８１ アクティブ領域 ５６ ＰＳＧ膜 ７８ レジスト ８１ａ エッジ ９７ 第２の多結晶シリコン膜
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 29/78 ３０１ Ｇ
Claims (6)
- 【請求項１】 基板上のゲート酸化膜上にゲート電極と
該ゲート電極の少なくともドレイン側に離間した多結晶
シリコン電極を有し、前記ゲート電極下でＬＤＤ層が拡
散により接続又は近接されており、前記ゲート電極と離
間した多結晶シリコン電極間に絶縁膜が設けられ、該離
間した多結晶シリコン電極の外側にサイドウォールを有
し、該サイドウォールの両外側に濃度がＬＤＤ層より高
いソース／ドレイン層を有することを特徴とするＭＯＳ
トランジスタ。 - 【請求項２】 請求項１記載のＭＯＳトランジスタにお
いて、前記離間した多結晶シリコン電極がアクティブ領
域のエッジを覆い隠すようにロ字形に形成されているこ
とを特徴とするＭＯＳトランジスタ。 - 【請求項３】 請求項１記載のＭＯＳトランジスタにお
いて、前記絶縁膜はＣＶＤ酸化膜、ＰＳＧ膜又はレジス
トであるＭＯＳトランジスタ。 - 【請求項４】 基板上のゲート酸化膜上にゲート電極と
該ゲート電極の少なくともドレイン側に離間した多結晶
シリコン電極を有し、前記ゲート電極下でＬＤＤ層が拡
散により接続又は近接されており、前記ゲート電極と離
間した多結晶シリコン電極間が第２の多結晶シリコン膜
で埋められており、前記ゲート電極と、前記ＬＤＤ層上
に形成されている離間した多結晶シリコン電極とが電気
的に接続されていることを特徴とするＭＯＳトランジス
タ。 - 【請求項５】（ａ）基板上にゲート酸化膜を形成後、ゲ
ート電極を形成すると同時に、該ゲート電極の少なくと
もドレイン側に離間した多結晶シリコン電極を形成する
工程と、（ｂ）ＬＤＤ層形成のためのイオン注入を行う
工程と、（ｃ）絶縁膜を全面に形成後、異方性エッチン
グを行い、前記ゲート電極と前記多結晶シリコン電極と
の間を絶縁膜で埋めるとともに、前記多結晶シリコン電
極のサイドウォールを形成する工程と、（ｄ）ソース／
ドレイン層形成のためのイオン注入を行う工程とを順に
施すことを特徴とするＭＯＳトランジスタの製造方法。 - 【請求項６】（ａ）基板上にゲート酸化膜を形成後、ゲ
ート電極を形成すると同時に、該ゲート電極の少なくと
もドレイン側に離間した多結晶シリコン電極を形成する
工程と、（ｂ）ＬＤＤ層形成のためのイオン注入を行う
工程と、（ｃ）第２の多結晶シリコン膜を全面に形成
後、異方性エッチングを行い、前記ゲート電極と前記多
結晶シリコン電極との間を前記第２の多結晶シリコン膜
で埋めるとともに、前記多結晶シリコン電極のサイドウ
ォールを形成する工程と、（ｄ）ソース／ドレイン層形
成のためのイオン注入を行う工程とを順に施すことを特
徴とするＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6204980A JPH0870122A (ja) | 1994-08-30 | 1994-08-30 | Ｍｏｓトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6204980A JPH0870122A (ja) | 1994-08-30 | 1994-08-30 | Ｍｏｓトランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0870122A true JPH0870122A (ja) | 1996-03-12 |
Family
ID=16499485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6204980A Pending JPH0870122A (ja) | 1994-08-30 | 1994-08-30 | Ｍｏｓトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0870122A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006100404A (ja) * | 2004-09-28 | 2006-04-13 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| JP2006278418A (ja) * | 2005-03-28 | 2006-10-12 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法並びにゲート電極構造体 |
| JP2007273675A (ja) * | 2006-03-31 | 2007-10-18 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| WO2011034101A1 (ja) * | 2009-09-16 | 2011-03-24 | シャープ株式会社 | 半導体装置及びその製造方法 |
| JP2014239097A (ja) * | 2013-02-07 | 2014-12-18 | 世界先進積體電路股▲ふん▼有限公司 | 高電圧半導体素子およびその製造方法 |
-
1994
- 1994-08-30 JP JP6204980A patent/JPH0870122A/ja active Pending
Cited By (7)
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| JP2011066165A (ja) * | 2009-09-16 | 2011-03-31 | Sharp Corp | 半導体装置及びその製造方法 |
| CN102484134A (zh) * | 2009-09-16 | 2012-05-30 | 夏普株式会社 | 半导体器件及其制造方法 |
| JP2014239097A (ja) * | 2013-02-07 | 2014-12-18 | 世界先進積體電路股▲ふん▼有限公司 | 高電圧半導体素子およびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020521 |