JP2006100404A - 半導体装置及びその製造方法 - Google Patents
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Abstract
5〜10V程度のスナップバック耐圧をもつデバイスをセルフアライン法で実現することができる半導体装置及びその製造方法を提供すること。
【解決手段】
主ゲート6aの隣に所定の間隔をおいて配された2個以上の副ゲート6b、6cと、副ゲート6b、6cの下であってソース/ドレイン層9a、9bの端部から主ゲート6aの端部近傍まで連続的に配されるとともに、ソース/ドレイン層9a、9bと同電位型であり、不純物の濃度がソース/ドレイン層9a、9bよりも低濃度である低濃度層7a、7bと、を備える。
【選択図】
図1
Description
本発明の前記半導体装置において、前記半導体装置の構成をNMOS型トランジスタ又はPMOS型トランジスタを有する半導体装置に適用することが好ましい。
本発明の前記半導体装置において、前記半導体装置の構成をP型シリコン基板又はN型シリコン基板をベースに用いた半導体装置に適用することが好ましい。
本発明の実施形態1について図面を用いて説明する。図1は、本発明の実施形態1に係る半導体装置の構成を模式的に示した(A)部分平面図、及び(B)A−A´間の部分断面図である。ここでは、NMOSの場合について説明する。
本発明の実施形態2について図面を用いて説明する。図5は、本発明の実施形態2に係る半導体装置の構成を模式的に示した(A)部分平面図、及び(B)B−B´間の部分断面図である。
次に、本発明の実施形態3について図面を用いて説明する。図10は、本発明の実施形態3に係る半導体装置の構成を模式的に示した(A)部分平面図、及び(B)C−C´間の部分断面図である。実施形態3に係る半導体装置では、各副ゲート6b、6cのさらに外側にもう1つずつ副ゲート6d、6eを形成している。その他の構成は実施形態1と同様である。実施形態2に適用してもよい。実施形態3によれば、さらにLDD層7a、7bの長さを長くしたトランジスタを形成することができる。
次に、本発明の実施形態4について図面を用いて説明する。図11は、本発明の実施形態4に係る半導体装置の構成を模式的に示した部分平面図である。実施形態4に係る半導体装置では、主ゲート6aの両隣に副ゲート6b、6cを2本以上配設している。すなわち、所望の特性を得るために副ゲート6b、6cの数を自由に設定することができる。なお、ソース側の副ゲート6bとドレイン側の副ゲート6cの数を同じにする必要はない。その他の構成は実施形態1と同様である。実施形態2に適用してもよい。実施形態4によれば、所望の特性を得るために副ゲート6b、6cの下にLDD層7a、7bの長さを自由に設定することができる。
次に、本発明の実施形態5について説明する。実施形態5に係る半導体装置では、主ゲートと副ゲートの間の距離をコントロールすることで、主ゲート及び副ゲートに係るサイドウォールの接触度合いを変化させたものである。その他の構成は、実施形態1と同様である。実施形態5によれば、ソース/ドレイン層のマスクとなるサイドウォールの厚さをコントロールすることができる。すなわち、ソース/ドレイン層のイオン注入の注入度合いを自由に変化させることができ、これによってブレイクダウン耐圧、スナップバック耐圧、オン電流を自由にコントロールすることができる。
次に、本発明の実施形態6について図面を用いて説明する。図12は、本発明の実施形態6に係る半導体装置の構成を模式的に示した部分断面図である。実施形態6に係る半導体装置では、LDD層の代わりにDDD層15a、15bを用いたものである。その他の構成は、実施形態1と同様である。実施形態6によれば、さらにブレイクダウン耐圧およびスナップバック耐圧の高いトランジスタを形成することができる。
次に、本発明の実施形態7について図面を用いて説明する。図13は、本発明の実施形態7に係る半導体装置の構成を模式的に示した部分断面図である。実施形態7に係る半導体装置では、LDD層の代わりにエクステンション層16a、16bを用いたものである。その他の構成は、実施形態1と同様である。実施形態7によれば、シャローなジャンクションを持ち、スナップバック耐圧の高いトランジスタを形成することができる。
次に、本発明の実施形態8について図面を用いて説明する。図14は、本発明の実施形態8に係る半導体装置の構成を模式的に示した部分断面図である。図15は、本発明の実施形態8に係る半導体装置の構成の変形例を模式的に示した部分断面図である。実施形態8に係る半導体装置では、副ゲート6cを片側(ドレイン側)にのみ形成し、片方向チャネルとしたトランジスタを形成したものである。また、図15に示すように、LDD層7b(DDD層、エクステンション層も可)を片側(ドレイン側)のみに配置し、片方向チャネルとしたトランジスタを形成したものである。その他の構成は、実施形態1と同様である。
次に、本発明の実施形態9について図面を用いて説明する。図16は、本発明の実施形態9に係る半導体装置の構成を模式的に示した(A)部分平面図、及び(B)D−D´間の部分断面図である。実施形態9に係る半導体装置では、NMOS型トランジスタ、PMOS型トランジスタの両方を隣り合わせに構成したものである。NMOS型トランジスタ側の構成は、実施形態1と同様である。PMOS型トランジスタ側では、ウェル層をNウェル17とし、LDD層をP−型のLDD層20a、20bとし、ソース/ドレイン層をP+型のソース/ドレイン層21a、21bとする。その他の構成は、実施形態1と同様である。
次に、本発明の実施形態10について説明する。実施形態10に係る半導体装置では、実施形態1〜9に係る半導体装置におけるトランジスタを互いに異なったブレイクダウン耐圧のトランジスタと組み合わせたものである。実施形態10によれば、異なった電源電圧に対応した混載デバイスを得ることができる。
2 シリコン基板(P型Si)
3 素子分離領域(SiO2)
4 ウェル層(Pウェル)
5、5a、5b、5c ゲート絶縁膜(SiO2)
6 ゲート(ポリシリコン)
6a 主ゲート(ポリシリコン)
6b、6c、6d、6e 副ゲート(ポリシリコン)
7a、7b LDD層(N−;低濃度層)
8 サイドウォール(SiO2)
9a、9b、9c、9d ソース/ドレイン層(N+)
10a、10b、10c、10d、10e シリサイド層(TiSi)
11a、11b、11c、11d シリサイド層(TiSi)
12 層間絶縁膜(SiO2)
13a、13b、13c、13d、13e コンタクトプラグ(W)
14a、14b、14c、14d、14e 配線層(Al)
15a、15b DDD層(N−)
16a、16b エクステンション層(N−)
17 Nウェル
18 ゲート絶縁膜(SiO2)
19 ゲート(ポリシリコン)
19a 主ゲート
19b、19c 副ゲート
20、20a、20b LDD層(P−)
21、21a、21b ソース/ドレイン層(P+)
200 Nウェル
202−1 主ゲート
202−2 副ゲート
203 P型延長ドレイン拡散層
204 N型ダイオードDSA拡散層
205 高濃度P型拡散(P+)層
206 ドレイン高濃度拡散(P+)層
207 高濃度N型拡散(N+)層
208 延長ドレイン拡散層内逆導電型拡散(N+)層
220 P型半導体基板
Claims (17)
- 主ゲートの隣に所定の間隔をおいて配された1又は2個以上の副ゲートと、
前記副ゲートの下であってソース/ドレイン層の端部から前記主ゲートの端部近傍まで連続的に配されるとともに、前記ソース/ドレイン層と同電位型であり、不純物の濃度が前記ソース/ドレイン層よりも低濃度である低濃度層と、
を備えることを特徴とする半導体装置。 - 前記主ゲートと前記副ゲートとは、所定の部位にて繋がって一体に構成されることを特徴とする請求項1記載の半導体装置。
- 前記主ゲートと前記副ゲートとは、分離して別個独立に構成されることを特徴とする請求項1記載の半導体装置。
- 前記副ゲートは、前記主ゲートの両隣に配され、
前記主ゲートの隣の片側の前記副ゲートは、その反対側に配された前記副ゲートの個数と同じ又は異なる個数であることを特徴とする請求項1乃至3のいずれか一に記載の半導体装置。 - 前記副ゲートは、前記主ゲートの隣のドレイン側にのみ配されることを特徴とする請求項1乃至3のいずれか一に記載の半導体装置。
- 前記低濃度層は、ドレイン側にのみ配されることを特徴とする請求項5記載の半導体装置。
- 前記低濃度層は、LDD層又はDDD層若しくはエクステンション層であることを特徴とする請求項1乃至6のいずれか一に記載の半導体装置。
- 平面方向から見て前記主ゲートと前記副ゲートの間の領域に形成されるとともに、前記主ゲートの端部から前記副ゲートの端部につながらないサイドウォールを備えることを特徴とする請求項1乃至7のいずれか一に記載の半導体装置。
- 平面方向から見て前記主ゲートと前記副ゲートの間の領域に形成されるとともに、前記主ゲートの端部から前記副ゲートの端部につながったサイドウォールを備えることを特徴とする請求項1乃至7のいずれか一に記載の半導体装置。
- 少なくとも前記低濃度層の領域であって平面方向から見て前記主ゲートと前記副ゲートの間の領域に形成されるとともに、前記ソース/ドレイン層と同一成分よりなる第2のソース/ドレイン層を備えることを特徴とする請求項1乃至9のいずれか一に記載の半導体装置。
- 前記第2のソース/ドレイン層の表面に配されたシリサイド層を備えることを特徴とする請求項10記載の半導体装置。
- 請求項1乃至11のいずれか一に記載の半導体装置の構成をNMOS型トランジスタ又はPMOS型トランジスタを有する半導体装置に適用したことを特徴とする半導体装置。
- 請求項1乃至11のいずれか一に記載の半導体装置の構成を互いに異なるブレイクダウン耐圧を持つトランジスタを備えた半導体装置に適用したことを特徴とする半導体装置。
- 請求項1乃至11のいずれか一に記載の半導体装置の構成をP型シリコン基板又はN型シリコン基板をベースに用いた半導体装置に適用したことを特徴とする半導体装置。
- 主ゲート及び副ゲートを所定の間隔をおいて形成する工程と、
主ゲート及び副ゲートをマスクとして、前記副ゲートの下の領域を含むウェル層中に、斜め回転イオン注入により、ソース/ドレイン層と同電位型で不純物の濃度が前記ソース/ドレイン層よりも低濃度である低濃度層を形成する工程を含むことを特徴とする半導体装置の製造方法。 - 主ゲート及び副ゲートを所定の間隔をおいて形成する工程と、
主ゲート及び副ゲートをマスクとして、ウェル層中に、ソース/ドレイン層と同電位型で前記ソース/ドレイン層よりも低濃度の不純物を注入し、注入された前記不純物を熱処理により前記副ゲートの下の領域に拡散させて、低濃度層を形成する工程を含むことを特徴とする半導体装置の製造方法。 - 前記主ゲート及び前記副ゲートの側端面の周りにサイドウォールを形成する工程と、
前記主ゲート、前記副ゲート及び前記サイドウォールをマスクとしてイオン注入によりソース/ドレイン層を形成する工程と、
を含むことを特徴とする請求項15又は16記載の半導体装置の製造方法。
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