FR3074961A1 - Dispositif electronique de protection contre les decharges electrostatiques - Google Patents

Dispositif electronique de protection contre les decharges electrostatiques Download PDF

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Philippe Galy
Louise DE CONTI
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Abstract

L'invention concerne un dispositif électronique (1) comprenant un transistor MOS (7) dont des régions de source (73) et de drain (71) sont séparées l'une de l'autre par une région de formation de canal (77) surmontée d'une première grille (75), la région de drain (71) comportant un prolongement (710) surmonté d'une deuxième grille (720) connectée à la première grille.

Description

DISPOSITIF ELECTRONIQUE DE PROTECTION CONTRE LES DECHARGES ELECTROSTATIQUES
Domaine
La présente demande concerne un dispositif électronique, et plus particulièrement un dispositif électronique de protection contre les décharges électrostatiques (ESD - "ElectroStatic Discharge").
Exposé de l'art antérieur
Un composant électronique connecté entre deux bornes d'application d'une tension peut être endommagé par une décharge électrostatique sur l'une de ces deux bornes, une telle décharge se traduisant par une impulsion de courant en raison d'une différence de tension impulsionnelle entre ces deux bornes.
Afin de protéger le composant électronique d'une telle décharge, un dispositif électronique de protection est connecté entre ces deux bornes, en parallèle du composant à protéger. Ainsi, lors d'une décharge électrostatique, l'impulsion de courant passe à travers le dispositif électronique de protection, ce qui permet de protéger le composant électronique. Résumé
Il serait souhaitable de disposer d'un dispositif électronique de protection contre les décharges électrostatiques qui pallie au moins certains des inconvénients des dispositifs existants.
Ainsi, un mode de réalisation prévoit un dispositif électronique comprenant un transistor MOS dont des régions de source et de drain sont séparées l'une de l'autre par une région de formation de canal surmontée d'une première grille, la région de drain comportant un prolongement surmonté d'une deuxième grille connectée à la première grille.
Selon un mode de réalisation, les régions de drain et de source sont respectivement couplées à des première et deuxième bornes d'application d'une tension, le dispositif comprenant en outre un élément résistif dont une première borne est couplée à la deuxième borne d'application d'une tension et dont une deuxième borne est couplée à la première grille.
Selon un mode de réalisation, la deuxième borne de l'élément résistif est en outre couplée à la région de formation de canal.
Selon un mode de réalisation, la région de drain et son prolongement sont interrompus, sous la deuxième grille, par une région de séparation.
Selon un mode de réalisation, la région de séparation est non dopée ou dopée d'un type de conductivité opposé à celui de la région de drain.
Selon un mode de réalisation, la région de drain et son prolongement comportent deux parties s'étendant à partir de côtés opposés de la région de séparation.
Selon un mode de réalisation, les deux parties de la région de drain et de son prolongement sont couplées entre elles.
Selon un mode de réalisation, la région de séparation et la région de formation de canal sont couplées entre elles.
Selon un mode de réalisation, la région de drain, le prolongement de la région de drain et la région de source du transistor MOS sont dopées d'un premier type de conductivité, la région de formation de canal étant non dopée ou dopée d'un deuxième type de conductivité opposé au premier.
Selon un mode de réalisation, les régions de source, de drain et de formation de canal s'étendent dans une couche semiconductrice reposant sur une couche isolante.
Selon un mode de réalisation, une partie seulement du prolongement est surmontée de la deuxième grille.
Selon un mode de réalisation, le dispositif comprend en outre au moins un autre transistor MOS connecté en parallèle dudit transistor MOS.
Selon un mode de réalisation, les régions de drain et de source et la grille de chaque autre transistor MOS sont couplées respectivement à la région de drain et de source et aux grilles du transistor MOS comprenant la deuxième grille.
Selon un mode de réalisation, la région de corps de chaque autre transistor MOS est couplée à la région de corps du transistor MOS comprenant la deuxième grille.
Brève description des dessins
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : les figures IA, IB et IC illustrent schématiquement un mode de réalisation d'un dispositif électronique de protection contre les décharges électrostatiques ; les figures 2A, 2B et 2C illustrent schématiquement une variante de réalisation du dispositif des figures IA à IC ; les figures 3A, 3B et 3C illustrent schématiquement une autre variante de réalisation du dispositif des figures IA, IB et IC ; les figures 4A, 4B et 4C illustrent schématiquement un autre mode de réalisation d'un dispositif de protection contre les décharges électrostatiques ; la figure 5 représente des courbes courant-tension illustrant le fonctionnement des dispositifs des figures 2A-2C et 3A-3C ; et la figure 6 illustre schématiquement un mode de réalisation d'un dispositif de protection contre les décharges électrostatiques.
Description détaillée
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Par souci de clarté, seuls les éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. Bien que l'on ait décrit ci-après le cas où un composant à protéger et un dispositif de protection contre les décharges électrostatiques sont connectés en parallèle entre deux bornes d'application d'une tension d'alimentation, ces deux bornes peuvent également correspondre à deux bornes d'entrée du composant destinées à recevoir une tension d'entrée de ce composant, ou à deux bornes de sortie du composant destinées à fournir une tension de sortie de ce composant.
Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence à l'orientation des figures. Sauf précision contraire, le terme "environ" et l'expression "de l'ordre de" signifient à 10 % près, de préférence à 5 % près.
Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie que ces éléments sont directement connectés sans élément intermédiaire autre que des conducteurs, et lorsque l'on fait référence à deux éléments reliés ou couplés entre eux, cela signifie que ces deux éléments peuvent être directement reliés (connectés) ou reliés par l'intermédiaire d'un ou plusieurs autres éléments.
Les figures IA à IC illustrent schématiquement un mode de réalisation d'un dispositif 1 de protection contre les décharges électrostatiques. La figure IA est un schéma électrique du circuit du dispositif 1. La figure IB est une vue de dessus schématique du dispositif 1. La figure IC est une vue en coupe selon le plan CC de la figure IB, les diverses connexions électriques n'étant pas représentées en figure IC.
Le dispositif 1 vise à protéger un composant électronique (non représenté) connecté entre deux bornes 6 et 8 destinées à recevoir une tension d'alimentation, par exemple une tension positive référencée à la borne 8, typiquement la masse, cette tension étant par exemple continue.
Le dispositif 1 comprend un transistor MOS 7, ici un transistor MOS à canal N, et un élément résistif 9 (R) . La région de drain D (71 en figures IB et IC) du transistor 7, par exemple dopée de type N, est couplée, de préférence connectée, à la borne 6. La région de source S (73 en figures IB et IC) du transistor 7, par exemple dopée de type N, est couplée, de préférence connectée, à la borne 8. La grille G (75 en figures IB et IC) du transistor 7 repose sur une région 77 de formation de canal s'étendant entre les régions de source 73 et de drain 71 et les séparant l'une de l'autre, la région 77 étant par exemple dopée de type P ou non dopée. La grille 75 est couplée, de préférence connectée, au corps B ("Body") du transistor 7 et à une borne 11 de l'élément résistif 9, l'autre borne de l'élément résistif étant couplée, de préférence connectée, à la borne 8. Dans l'exemple représenté, les régions 71, 73 et 77 correspondent à des portions d'une couche semiconductrice 13 de type SOI (semiconducteur sur isolant) reposant sur une couche isolante 15, elle-même disposée sur un support 17, par exemple un substrat semiconducteur. Dans cet exemple, le corps B du transistor 7 correspond à la région 77 de formation de canal qui peut alors comprendre une portion 79 disposée au-delà des régions de source 73 et de drain 71 pour former une région de reprise de contact couplée, de préférence connectée, à la grille 75 et à la borne 11.
Selon le mode de réalisation représenté, le drain 71 comprend un prolongement latéral 710 (matérialisé par des traits pointillés en figure IC) , du côté opposé à la région 77. Le prolongement 710 est dopé du même type de conductivité que le drain, par exemple avec le même niveau de dopage. Une grille supplémentaire extG (720 en figures IB et IC) couplée, de préférence connectée, à la grille 75 repose sur une partie du prolongement 710 du drain 71. Comme cela est représenté ici à titre d'exemple, la grille supplémentaire 720 est distincte, autrement dit séparée, de la grille 75. Dans l'exemple représenté, le drain 71 est couplé à la borne 6 par l'intermédiaire d'un contact de drain D disposé entre les grilles 75 et 720, et d'un contact de drain D disposé sur le prolongement 710 du drain 71, du côté de la grille supplémentaire 720 opposé à la grille 75. En variante, un seul contact de drain D est prévu et est disposé entre les grilles 75 et 720, ou du côté de la grille 720 opposé à la grille 75.
Le dispositif 1 tire profit du transistor bipolaire parasite du transistor 7, ce transistor bipolaire parasite étant formé par les régions de source, de drain et de corps du transistor MOS. Lorsque le transistor MOS 7 est configuré de façon à ce que sa grille soit polarisée avec une tension inférieure à sa tension de seuil et à ce que la différence de tension entre le corps B et la source soit positive, on observe l'effet du transistor bipolaire parasite.
Une décharge électrostatique se traduit par une impulsion brève de courant, typiquement quelques microsecondes, dont le pic de courant est par exemple de l'ordre de deux ampères et intervient généralement au bout de quelques nanosecondes, par exemple 10 nanosecondes. Une décharge électrostatique produite par le corps humain peut par exemple être modélisée par un circuit HBM ("Human Body Model") , et correspond alors à une décharge impulsionnelle au travers d'un circuit R-L-C dont le pic de tension se produit au bout de quelques nanosecondes, par exemple 10 nanosecondes, avec une intensité de 1 à 4 KVolts HBM. La réponse d'un dispositif de protection à une décharge électrostatique peut être simulée en utilisant la méthode ACS ("Average Current Slope") et/ou la méthode AVS ("Average Voltage Slope") bien connues de l'homme de métier.
Lorsqu'une décharge électrostatique se produit sur la borne 6, celle-ci est transmise à la borne 11 par l'intermédiaire de la capacité drain-grille CDG du transistor 7, et par l'intermédiaire de la capacité drain-corps CDB du transistor 7. L'impulsion de courant à travers les capacités CDG et CDB fonctionnellement en parallèle est transformée par l'élément résistif 9 en une tension entre les bornes 11 et 8. Cette tension représente la tension de grille du transistor MOS 7 et fixe le courant dans le transistor bipolaire parasite. Les valeurs des capacités CDB et CDG et la résistance de l'élément résistif 9 conditionnent donc la valeur du seuil de déclenchement du dispositif 1, c'est-à-dire l'amplitude de la décharge électrostatique à partir de laquelle le transistor bipolaire parasite se déclenche permettant, en complément du transistor MOS, d'évacuer la décharge électrostatique. Plus particulièrement, une diminution de la capacité CDG et/ou de la capacité CDB conduit à une augmentation du seuil de déclenchement ce qui peut poser problème.
La grille supplémentaire extG introduit, entre les bornes 6 et 11, en plus de la capacité drain-grille intrinsèque d'un transistor simple grille de mêmes dimensions (sans grille supplémentaire) que le transistor 7, une capacité drain-grille supplémentaire en parallèle de cette capacité drain-grille intrinsèque. Cela augmente la capacité CDG du transistor 7 par rapport à celle d'un transistor simple grille de mêmes dimensions que le transistor 7. Il en résulte une diminution du seuil de déclenchement du dispositif 1 par rapport au cas où celui-ci serait réalisé avec un transistor simple grille de mêmes dimensions que le transistor 7.
Cela est par exemple avantageux dans le cas où le transistor 7 est réalisé en même temps que des transistors MOS simple grille dans lesquels on a réduit la capacité CDG, et que le transistor 7 correspond à un transistors MOS à capacité CDG réduite auquel on a ajouté le prolongement 710 du drain 71, la grille supplémentaire 720 et la connexion de cette dernière à la grille 75. En effet, sans cette structure particulière du transistor 7, le seuil de déclenchement du dispositif 1 pourrait être trop élevé pour protéger un composant électronique contre une décharge électrostatique.
Les figures 2A à 2C illustrent schématiquement une variante de réalisation du dispositif des figures IA à IC. La figure 2A est un schéma électrique du circuit d'un dispositif 2 de protection contre les décharges électrostatiques. La figure 2B est une vue de dessus schématique du dispositif 2. La figure 2C est une vue en coupe selon le plan CC de la figure 2B, les diverses connexions électriques n'étant pas représentées en figure 2C.
Le dispositif 2 est identique au dispositif 1 des figures IA à IC à la différence que la région de drain 71 et son prolongement 710 sont interrompus, sous la grille supplémentaire 720, par une région de séparation 730, la région 730 étant par exemple dopée de la même manière que la région 77. Dans le mode de réalisation illustré ici, la région de drain 71, qui comprend le prolongement 710, comporte alors deux régions 71A et 71B séparées et isolées électriquement l'une de l'autre par la région 730. Par exemple, la région 71A s'étend entre les grilles 75 et 720, la région 71B s'étendant du côté de la grille 720 opposé à la grille 75. Les régions 71A et 71B du drain 71 sont couplées, de préférence connectées, l'une avec l'autre et à la borne 6, un contact de drain D étant alors disposé sur chacune des régions 71A et 71B.
Comme pour le dispositif 1, la prévision de la grille supplémentaire 720 permet d'augmenter la capacité CDG du transistor 7 par rapport à celle d'un transistor MOS simple grille de mêmes dimensions, donc de diminuer le seuil de déclenchement du dispositif 2 par rapport au cas où ce dernier serait réalisé avec un transistor simple grille de mêmes dimensions que le transistor 7.
Les figures 3A à 3C illustrent schématiquement une autre variante de réalisation du dispositif des figures IA à IC. La figure 3A est un schéma électrique du circuit d'un dispositif 3 de protection contre les décharges électrostatiques. La figure 3B est une vue de dessus schématique du dispositif 3. La figure 3C est une vue en coupe selon le plan CC de la figure 3B, les diverses connexions électriques n'étant pas représentées en figure 3C.
Le dispositif 3 est identique au dispositif 2 des figures 2A à 2C à la différence que la région 730 est couplée, de préférence connectée, au corps B du transistor 7, ici la région 77. Dans cet exemple, la région 730 comprend une portion 750 disposée au-delà des régions de source 73 et de drain 71, plus particulièrement ici au-delà des régions 71A et 71B, pour former une région de reprise de contact couplée, de préférence connectée, au corps B du transistor 7. Cette connexion est matérialisée en figure 3A par un trait 19 partant du corps B du transistor 7, et allant jusqu'au niveau de la grille supplémentaire extG.
Comme pour le dispositif 1 ou 2, la prévision de la grille supplémentaire 720 permet d'augmenter la capacité CDG du transistor 7 par rapport à celle d'un transistor MOS simple grille de mêmes dimensions, donc de diminuer le seuil de déclenchement du dispositif 3 par rapport au cas où ce dernier serait réalisé avec un transistor simple grille de mêmes dimensions que le transistor 7.
En outre, la grille supplémentaire extG couplée à la grille 75 et la région 730 couplée à la région 77 introduisent, entre les bornes 6 et 11, en plus de la capacité drain-corps intrinsèque d'un transistor simple grille de mêmes dimensions que le transistor 7, une capacité drain-corps supplémentaire en parallèle de cette capacité drain-corps intrinsèque. Cela augmente la capacité CDB du transistor 7 par rapport à celle d'un transistor simple grille de mêmes dimensions, ce qui contribue à réduire le seuil de déclenchement du dispositif 3 par rapport au cas où celui-ci serait réalisé avec un transistor MOS simple grille de mêmes dimensions que le transistor 7.
Cela est par exemple avantageux dans le cas où le transistor 7 est réalisé dans et sur une couche de type SOI dont on a réduit l'épaisseur pour diminuer la capacité CDB de transistors MOS simple grille formés, par exemple en même temps que le transistor 7, dans et sur cette couche SOI. Sans cette structure particulière du transistor 7, le seuil de déclenchement du dispositif 3 aurait pu être trop élevé pour protéger un composant électronique contre une décharge électrostatique.
Dans une variante de réalisation, seule la région 71A est couplée, de préférence connectée, à la borne 6.
Les figures 4A, 4B et 4C illustrent schématiquement un autre mode de réalisation d'un dispositif 10 de protection contre les décharges électrostatiques. La figure 4A est un schéma électrique du circuit du dispositif 10. La figure 4B est une vue de dessus schématique du dispositif 10. La figure 4C est une vue en coupe selon le plan CC de la figure 4B, les diverses connexions électriques n'étant pas représentées en figure 4C.
Par rapport au mode de réalisation des figures IA à IC, la région de corps B du transistor 7 du dispositif 10 n'est pas couplée à la borne 11 de l'élément résistif 9. Dans ce cas, comme cela est représenté en figure 4B, la région 79 peut être omise. Les autres éléments du dispositif 10 sont similaires aux éléments correspondant du dispositif 1 des figures IA à IC, ces autres éléments étant agencés et couplés entre eux de manière similaire à ce qui a été décrit pour le dispositif 1.
Comme pour le dispositif 1, la prévision de la grille supplémentaire extG dans le dispositif 10 augmente la capacité CDG du transistor 7 par rapport à celle d'un transistor simple grille de mêmes dimensions. Il en résulte qu'un dispositif 10 a un seuil de déclenchement plus faible que celui d'un dispositif 10 dans lequel le transistor 7 serait remplacé par un transistor MOS simple grille de mêmes dimensions.
Les variantes de réalisation du dispositif 1 décrites précédemment s'appliquent également au mode de réalisation décrit ci-dessus en relation avec les figures 4A à 4C, le corps B du transistor 7 étant alors ni couplé, ni connecté à la borne 11 de l'élément résistif 9.
La figure 5 représente des courbes courant-tension 41, 43, 45 et 46. La courbe 41 est obtenue pour un dispositif 1, 2 ou 3 dans lequel le transistor 7 serait remplacé par un transistor simple grille de mêmes dimensions (dispositif simple grille). La courbe 43 est obtenue pour un dispositif 2 avec deux contacts de drain D disposés de part et d'autre de la grille supplémentaire 720, comme cela est représenté en figure 2B. La courbe 45 est obtenue pour un dispositif 3 avec un contact de drain D sur chacune des régions 71A et 71B, comme cela est représenté en figure 3B. La courbe 46 est obtenue pour un dispositif 1, 2 ou 3 dans lequel le transistor 7 serait remplacé par deux transistors simple grille de mêmes dimensions que le transistor 7, connectés en parallèle l'un de l'autre (dispositif simple grille en parallèle) . Autrement dit, la courbe 46 est obtenue pour un dispositif 3 dans lequel la région 71B serait couplée à la borne 8 plutôt qu'à la borne 6. Ces courbes 41, 43, 45 et 46 ont été obtenues par simulation numérique de type TCAD ("Technology CAD") selon la méthode ACS et illustrent l'évolution du courant I, en ampères (A), circulant entre les bornes 6 et 8 de ces dispositifs, en fonction la tension V, en volts, entre ces bornes 6 et 8.
Ces courbes montrent que le dispositif simple grille et le dispositif simple grille en parallèle auraient des seuils de déclenchement respectivement 47 et 48, ici d'environ 1,6 volts et 1,4 volts respectivement, supérieurs au seuil de déclenchement 49, ici d'environ 1 volts, des dispositifs 2 et 3.
En outre, les courbes 41, 43 et 45 montrent que, pour une même valeur de courant I, les dispositifs 2 et 3 permettent de limiter la tension V entre les bornes 6 et 8 à une valeur inférieure à celle de la tension entre les bornes 6 et 8 d'un dispositif simple grille.
Les courbes 45 et 4 6 montrent que, pour une même valeur de courant I, au moins jusqu'à 2*10_5 a (en pratique jusqu'à 10_2 a bien que cela ne soit pas visible en figure 5), la tension V aux bornes 6 et 8 du dispositif 3 est inférieure à celle d'un dispositif simple grille en parallèle.
Par ailleurs, les courbes 43, 45 et 46 montrent que la résistance à l'état passant des dispositifs 2 et 3 est du même ordre de grandeur que celle d'un dispositif simple grille en parallèle. En pratique, la résistance à l'état passant d'un dispositif simple grille en parallèle est plus faible que celle d'un dispositif 2 ou 3 du fait qu'un dispositif simple grille en parallèle comprend deux régions de formation de canal où le courant peut circuler, contrairement aux dispositifs 2 et 3 où le courant circule majoritairement dans une seule région de formation de canal 77. Toutefois, les dispositifs 2 et 3 ont un seuil de déclenchement plus faible que celui d'un dispositif simple grille en parallèle ce qui permet que la tension V aux bornes 6 et 8 d'un dispositif 2 ou 3 soit plus faible que celle aux bornes 6 et 8 d'un dispositif simple grille en parallèle, jusqu'à un courant I de l,5*10_5 a pour le dispositif 2 et de 10_2 a pour le dispositif 3.
Un composant électronique est donc protégé plus efficacement contre les décharges électrostatiques par un dispositif 2 ou 3 que par un dispositif 1, 2 ou 3 où le transistor 7 serait remplacé par un transistor MOS simple grille de mêmes dimensions ou par deux transistors MOS simple grille de mêmes dimensions en parallèle l'un de l'autre.
Des simulations numériques de type TCAD ont permis de constater que les seuils de déclenchement d'un dispositif 1 comprenant deux contacts de drain disposés de part et d'autre de la grille 720 ou un seul contact de drain disposé entre les grilles 75 et 720, d'un dispositif 2 comprenant un seul contact de drain entre les grilles 75 et 720, et d'un dispositif 3 dans lequel seule la région 71A est couplée, de préférence connectée, à la borne 6 restent inférieurs à celui d'un dispositif 1, 2 ou 3 où le transistor 7 serait remplacé par un transistor MOS simple grille de mêmes dimensions ou par deux transistors MOS simple grille de mêmes dimensions en parallèle l'un de l'autre.
La figure 6 illustre un mode de réalisation d'un dispositif 5 de protection contre les décharges électrostatiques comprenant le dispositif 1 des figures IA, IB et IC. Le dispositif 5 a un seuil de déclenchement correspondant à celui du dispositif 1 qu'il comprend, et permet d'évacuer un courant plus important que si le dispositif 1 était utilisé seul.
Plus particulièrement, le dispositif 5 comprend, en plus du dispositif 1, au moins un transistor MOS 50 supplémentaire, deux dans cet exemple, connectés en parallèle du dispositif 1, entre les bornes 6 et 8. A titre d'exemple, les transistors MOS 50 sont, comme le transistor 7, à canal N.
Chaque transistor 50 comprend, comme le transistor 7, un drain D couplé, de préférence connecté, à la borne 6, une source S couplée, de préférence connectée, à la borne 8, et une grille G couplée, de préférence connectée, à la borne 11 de l'élément résistif 9, le corps B de chaque transistor 50, correspondant par exemple à la région de formation de canal de ce transistor, étant couplé, de préférence connecté, à la borne 11.
Dans le dispositif 5, lors d'une décharge électrostatique, le déclenchement des transistors 7 et 50 et de leurs transistors bipolaires parasites est contrôlé par la tension aux bornes de l'élément résistif 9, donc par le dispositif 1. La présence d'au moins un transistor 50 en parallèle du dispositif 1 permet alors d'absorber un courant plus important que si le dispositif 1 était utilisé seul. Le dispositif 5 est par exemple particulièrement adapté à la protection d'un composant contre des décharges électrostatiques produites par le corps humain.
Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, dans un dispositif du type de celui de la figure 6, le dispositif 1 peut être remplacé par un dispositif du type de celui des figures 2A à 2C, des figures 3A à 3C ou des figures 4A à 4C. Dans le cas où la région de corps B du transistor 7 n'est pas connectée ou couplée à la borne 11, la région de corps B de chaque transistor 50 peut ne pas être couplée ou connectée à cette borne 11.
On peut prévoir que, de manière similaire au drain 71, la source 73 des dispositifs 1, 2, 3 et 10 comprenne un prolongement dont une partie est revêtue d'une autre grille supplémentaire. La source 73 et son prolongement peuvent être interrompus par une région de séparation, par exemple dopée de la même manière que la région 77, disposée sous cette autre grille supplémentaire de sorte que la source comprenne deux portions séparées et isolées l'une de l'autre par cette région de séparation. Cette région de séparation interrompant la source 73 peut alors être couplée, de préférence connectée, au corps B du transistor 7 et/ou les deux portions de la source 73 peuvent être connectées entre elles.
Les modes de réalisation et les variantes de réalisation décrits précédemment conviennent au cas où une tension négative est appliquée entre les bornes 6 et 8. En outre, bien que l'on ait décrit des modes de réalisation et des variantes de réalisation dans lesquels les transistors MOS sont à canal N, ces modes de réalisation et ces variantes s'appliquent de façon duale au cas où les transistors MOS sont à canal P, par exemple en inversant tous les types de conductivité indiqués ci-dessus à titre d'exemple.
Les dispositifs 1, 2, 3, 10 et leurs variantes de réalisation peuvent être utilisés dans des dispositifs du type de ceux des figures 5, 12, 14, 17, 19, 20, 22, 23, 27 et 28 de la demande de brevet W02011/089179.
Par ailleurs, bien que l'on ait décrit des dispositifs 1, 2, 3 et 10 réalisés dans et sur une couche de type SOI, ces dispositifs et leurs variantes de réalisation peuvent être réalisés dans et sur un substrat semiconducteur massif, par exemple un substrat en silicium. Dans ce cas, la région 77 de formation de canal du transistor 7 correspond par exemple à une portion d'un caisson dopé formé dans ce substrat, ce caisson correspondant alors au corps B du transistor 7 et comprenant, le cas échéant, la région 730. Les dispositifs 1, 2, 3, 10 et leurs variantes de réalisation peuvent également être réalisés dans et sur une structure hybride où une ou plusieurs portions d'une couche isolante revêtue d'une couche semiconductrice de type SOI ont été gravées jusqu'au substrat semiconducteur de support. En outre, bien que cela n'ait pas été décrit, le drain et la source des transistors 7 peuvent comprendre des zones épitaxiées et/ou un ou plusieurs espaceurs peuvent être prévus sur les flancs de la grille 75 et/ou de la grille 720.
Bien que les modes et les variantes de réalisation décrits ci-dessus l'aient été pour le cas où la grille 75 et la grille 720 sont séparées l'une de l'autre, ces grilles peuvent être non séparées.
Divers modes de réalisation avec diverses variantes ont été décrits ci-dessus. On notera que l'homme de l'art pourra combiner divers éléments de ces divers modes de réalisation et variantes sans faire preuve d'activité inventive.

Claims (14)

  1. REVENDICATIONS
    1. Dispositif électronique (1, 2, 3, 10, 5) comprenant un transistor MOS (7) dont des régions de source (73) et de drain (71) sont séparées l'une de l'autre par une région de formation de canal (77) surmontée d'une première grille (75), la région de drain (71) comportant un prolongement (710) surmonté d'une deuxième grille (720) connectée à la première grille.
  2. 2. Dispositif selon la revendication 1, dans lequel les régions de drain (71) et de source (73) sont respectivement couplées à des première (6) et deuxième (8) bornes d'application d'une tension, le dispositif comprenant en outre un élément résistif (9) dont une première borne est couplée à la deuxième borne (8) d'application d'une tension et dont une deuxième borne (11) est couplée à la première grille (75).
  3. 3. Dispositif selon la revendication 2, dans lequel la deuxième borne (11) de l'élément résistif (9) est en outre couplée à la région de formation de canal (77).
  4. 4. Dispositif selon l'une quelconque des revendications 1 à 3, dans lequel la région de drain (71) et son prolongement (710) sont interrompus, sous la deuxième grille (720), par une région de séparation (730) .
  5. 5. Dispositif selon la revendication 4, dans lequel la région de séparation (730) est non dopée ou dopée d'un type de conductivité opposé à celui de la région de drain (71).
  6. 6. Dispositif selon la revendication 4 ou 5, dans lequel la région de drain (71) et son prolongement (710) comportent deux parties (71A, 71B) s'étendant à partir de côtés opposés de la région de séparation (730).
  7. 7. Dispositif selon la revendication 6, dans lequel les deux parties (71A, 71B) de la région de drain (71) et de son prolongement (710) sont couplées entre elles.
  8. 8. Dispositif selon l'une quelconque des revendications 4 à 7, dans lequel la région de séparation (730) et la région de formation de canal (77) sont couplées entre elles.
  9. 9. Dispositif selon l'une quelconque des revendications 1 à 8, dans lequel la région de drain (71) , le prolongement (710) de la région de drain et la région de source (73) du transistor MOS (7) sont dopées d'un premier type de conductivité, la région de formation de canal (77) étant non dopée ou dopée d'un deuxième type de conductivité opposé au premier.
  10. 10. Dispositif selon l'une quelconque des revendications 1 à 9, dans lequel les régions de source (73) , de drain (71) et de formation de canal (77) s'étendent dans une couche semiconductrice (13) reposant sur une couche isolante (15) .
  11. 11. Dispositif selon l'une quelconque des revendications 1 à 10, dans lequel une partie seulement du prolongement (710) est surmontée de la deuxième grille (720).
  12. 12. Dispositif (5) selon l'une quelconque des revendications 1 à 11, comprenant en outre au moins un autre transistor MOS (50) connecté en parallèle dudit transistor MOS (7) .
  13. 13. Dispositif selon la revendication 12, dans lequel les régions de drain (D) et de source (S) et la grille (G) de chaque autre transistor MOS (50) sont couplées respectivement à la région de drain (D) et de source (S) et aux grilles (75, 720) du transistor MOS (7) comprenant la deuxième grille (720).
  14. 14. Dispositif selon la revendication 13, dans lequel la région de corps (B) de chaque autre transistor MOS (50) est couplée à la région de corps (B) du transistor MOS (7) comprenant la deuxième grille (720).
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