FR3004583A1 - Transistor mos a drain etendu en couche mince sur isolant - Google Patents

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Abstract

L'invention concerne un transistor à drain étendu formé dans une couche semiconductrice disposée d'un côté d'une couche isolante (2), une région semiconductrice étant disposée de l'autre côté de la couche isolante, la région semiconductrice comprenant une première partie (20) d'un premier type de conductivité disposée en regard de la source et au moins une plus grande partie de la grille et une deuxième partie (21) d'un deuxième type de conductivité disposée en regard d'au moins la plus grande partie de la région de drain étendu, chacune des première et deuxième parties étant couplée à un plot de connexion (23, 24).

Description

B12961 - 13-GR1-0590 1 TRANSISTOR MOS À DRAIN ÉTENDU EN COUCHE MINCE SUR ISOLANT Domaine La présente description concerne un transistor MOS à drain étendu et plus particulièrement un tel transistor formé dans une couche semiconductrice mince formée sur une couche isolante de l'autre côté de laquelle se trouve une région semiconductrice connectable à un potentiel de polarisation. Exposé de l'art antérieur Une étude sur les transistors MOS à drain étendu en technologie SOI a été publiée par Maryline Bawedin et al. dans 10 Solid-State Electronics 2004, PP. 2263-2270, sous le titre "LDMOS in SOI Technology With Very-Thin Silicon film". La figure 1 ci-jointe reproduit la figure 1 de cet article. On y voit un transistor MOS à drain étendu formé dans une couche mince de silicium 1 reposant sur une couche mince 15 d'oxyde enterré (Buried Oxide) 2 reposant elle-même sur un substrat de silicium 3. Le transistor MOS comprend une région de source (Source) 4 fortement dopée de type N (N+), une région de formation de canal (Channel) 5 faiblement dopée de type P (P-), une région d'extension de drain (Drift Zone) 6 dopée de type N, 20 et une région de drain (Drain) 7 fortement dopée de type N (Nt). La région de formation de canal et une partie adjacente de la région d'extension de drain sont recouvertes d'une grille (Front B12961 - 13-GR1-0590 2 Gate) 8. Dans la figure, seul l'isolant de grille est représenté. Le substrat de silicium sert de grille arrière (Back Si Gate). L'avantage d'un tel transistor MOS à drain étendu est de permettre de supporter des tensions plus élevées que ce qui est permis par des transistors MOS classiques de même technologie. Par exemple, dans une technologie dans laquelle les transistors MOS classiques sont adaptés à des tensions d'alimentation de l'ordre de 2 volts, le transistor MOS à drain étendu peut supporter des tensions supérieures à 5 volts.
Les auteurs de cet article étudient dans leur figure 9, reproduite dans la figure 2 ci-jointe, la distribution du champ électrique latéral (Horizontal Electric Field) en volt/cm et l'influence de la polarisation de grille arrière sur ce champ en fonction de la position (X) dans la direction horizontale. On observe trois pointes de champ, la première à la limite du canal et de la région d'extension de drain, la deuxième à la limite de la grille au-dessus de la région d'extension de drain, et la troisième à la limite entre la région d'extension de drain et le drain. Cette figure représente par des cercles la distribution du champ électrique latéral pour un premier niveau de dopage (1017 at./cm3) de la région d'extension de drain et par des carrés la distribution du champ pour un deuxième niveau de dopage (4.1016 at./cm3) de la région d'extension de drain. Par ailleurs, de façon générale, un transistor à drain étendu présente l'avantage d'avoir une tension de claquage plus élevée qu'un transistor sans drain étendu de même technologie, mais présente l'inconvénient d'avoir une résistance à la conduction (Ron) plus élevée, due à la circulation de courant dans la région d'extension de drain moyennement dopée.
Résumé Selon un mode de réalisation, on cherche à obtenir un transistor à drain étendu fabriqué dans une couche mince de semiconducteur sur isolant tel que la tension de claquage soit rendue aussi élevée que possible et la résistance à la conduc- tion soit rendue aussi faible que possible.
B12961 - 13-GR1-0590 3 Ainsi, un mode de réalisation prévoit un transistor à drain étendu formé dans une couche semiconductrice disposée d'un côté d'une couche isolante, une région semiconductrice étant disposée de l'autre côté de la couche isolante, la région semi- conductrice comprenant une première partie d'un premier type de conductivité disposée en regard de la source et au moins une plus grande partie de la grille et une deuxième partie d'un deuxième type de conductivité disposée en regard d'au moins la plus grande partie de la région de drain étendu, chacune des première et deuxième parties étant couplée à un plot de connexion. Selon un mode de réalisation, le transistor est de type silicium sur isolant. Selon un mode de réalisation, le transistor est de 15 type à canal N, la première partie est de type P et la deuxième partie est de type N. Selon un mode de réalisation, la limite entre les première et deuxième parties est disposée sous la région de drain étendu, mais pas sous la grille. 20 Selon un mode de réalisation, la première partie de type P est polarisée à un potentiel négatif ou nul et la deuxième partie de type N est polarisée à un potentiel positif ou nul. Brève description des dessins 25 Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : les figures 1 et 2, décrites précédemment, correspon30 dent respectivement aux figures 1 et 9 de l'article de Maryline Bawedin et al. susmentionné ; la figure 3 représente un transistor à drain étendu similaire à celui décrit précédemment, dans une technologie particulière ; B12961 - 13-GR1-0590 4 la figure 4 représente l'allure du champ électrique latéral dans un transistor MOS du type de celui de la figure 3 ; les figures 5 et 6 représentent deux modes de réalisation d'un transistor MOS à drain étendu ; la figure 7 représente l'allure du champ électrique latéral pour diverses valeurs de polarisation de grilles arrière distinctes et pour un transistor du type de celui de la figure 5 ; la figure 8 représente l'allure du champ électrique 10 latéral pour diverses valeurs de polarisation de grilles arrière distinctes et pour un transistor du type de celui de la figure 6 ; et la figure 9 représente l'allure du champ électrique latéral pour diverses valeurs de polarisation de grilles arrière 15 distinctes et pour un transistor du type de celui de la figure 6. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des 20 circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Description détaillée On appelle ici couche semiconductrice "mince" une couche d'une épaisseur inférieure à 20 nm et on appelle ici 25 couche isolante "mince" une couche telle qu'une couche conductrice disposée derrière cette couche isolante a un effet sur une couche mince semiconductrice disposée de l'autre côté de cette couche isolante. Une telle couche isolante "mince" a de préférence une épaisseur inférieure à 50 nm. 30 En figure 3, de mêmes éléments qu'en figure 1 sont désignés par de mêmes références. Ainsi, le transistor de la figure 3 est formé dans une couche mince de silicium reposant sur une couche isolante 2 reposant sur un substrat de silicium 3. Le transistor MOS à drain étendu comprend une région de 35 source 4 de type N+, une région de formation de canal 5 de type B12961 - 13-GR1-0590 P, une région d'extension de drain (drift) 6 de type N et une région de drain 7 de type N+. On a illustré le fait que la grille comprend un isolant de grille 10 et une région conductrice de grille 11 qui peut être du silicium poly- 5 cristallin, un métal ou un empilement de matériaux conducteurs. La grille est entourée latéralement par des espaceurs isolants 12. La région d'extension de drain est recouverte d'une couche isolante 14. L'ensemble du transistor est entouré de murs isolants 15 pénétrant dans le substrat 3. La référence 17 désigne une borne ou région P+ de prise de contact avec le substrat, le substrat étant lui-même dopé de type P. On désigne par Lint la longueur de la région de formation de canal, par Ov (Overlap) la longueur sur laquelle la grille recouvre la région d'extension de drain et par Lext la longueur de la région d'extension de drain au-delà de la limite de la grille. A titre d'exemple, la couche mince semiconductrice dans laquelle est formé le transistor a une épaisseur de 5 à 12 nm, et la couche isolante 2 a une épaisseur de 10 à 30 nm. La longueur Lint est par exemple de l'ordre de 70 à 200 nm, la valeur Ov de l'ordre de 0 à 300 nm, et la valeur Lext de l'ordre de 100 à 400 nm. On considère en outre le cas où les niveaux de dopage sont de l'ordre de 1015 à 1017 atomes/cm3 pour la région de formation de canal 5 et de l'ordre de 1017 à 1019 atomes/cm3 pour la région d'extension de drain 6.
La figure 4 représente l'allure du champ électrique latéral dans la couche mince de silicium 5, 6 dans le cas où la grille, la source et le substrat sont à un potentiel nul et que le drain est à un potentiel de 5 à 6 volts. On a reporté sur cette figure les valeurs Ov et Lext apparaissant en figure 3. Il apparait trois pics de champ latéral, un premier pic 100 à l'interface entre la région de formation de canal 5 et la région d'extension 6, un deuxième pic 200 au niveau de la projection de la limite de grille du côté drain, et un troisième pic 300 au niveau de l'interface entre la région d'extension faiblement dopée 6 et la région de prise de contact de drain 7.
B12961 - 13-GR1-0590 6 En appliquant une polarisation positive au substrat à partir de la borne 17, on réduit la résistance apparente de la région d'extension 6 mais, ceci se paie par une détérioration de la tenue en tension VBR- Les figures 5 et 6 représentent deux variantes d'un mode de réalisation d'un transistor MOS à drain étendu. Dans ces deux modes de réalisation, de mêmes éléments que ceux de la figure 3 sont désignés par de mêmes références. La différence principale entre les transistors des figures 5 à 6 et le transistor de la figure 3, est qu'en figures 5 et 6, le substrat (ou une partie supérieure du substrat) est divisé en deux régions : une région 20 de type P à gauche de la figure et une région 21 de type N à droite de la figure. Les figures 5 et 6 diffèrent l'une de l'autre par l'emplacement où se situe la limite entre la région 20 de type P et la région 21 de type N. Chacune des régions 20 et 21 est associée à une borne de polarisation, respectivement une région P+ 23 pour contacter la région P 20 et une région N+ 24 pour contacter la région N 21. Dans la réalisation de la figure 5, cette limite se situe en deçà de la frontière entre la projection de la grille et le drain étendu côté drain. Dans la réalisation de la figure 6, cette limite se situe dans une partie sensiblement médiane de la région de drain étendu, mais elle pourra être décalée à droite ou à gauche de cette position médiane. On peut ainsi contrôler de façon indépendante le comportement électrostatique du canal et la résistivité équivalente de la région de drain étendu. Des expériences effectuées par les inventeurs montrent que la réalisation de la figure 5 permet de diminuer beaucoup la résistivité équivalente de la région d'extension de drain, c'est-à-dire le Ron, en raison de l'influence que peut avoir la grille arrière 21 sur une majeure partie de la région d'extension de drain 6. Toutefois la réalisation de la figure 5, comme on le verra ci-après, affecte inégalement les valeurs des pics de champ électrique latéral aux diverses interfaces mentionnées précédemment. La réalisation de la figure 6 réduit B12961 - 13-GR1-0590 7 moins le Ron, mais est plus efficace sur l'atténuation des pics de champ électrique latéral c'est-à-dire sur l'augmentation de la tenue en tension, VBR. Ainsi, la prévision d'un double plan de masse ou double grille arrière, permet d'améliorer la tenue en tension, c'est-à-dire la fiabilité du dispositif, et permet de réduire le Ron par unité de surface du transistor quand ces deux grilles arrière sont convenablement polarisées. De plus, comme on l'a indiqué, on peut choisir le compromis entre la diminution du Ron et l'amélioration de la tenue en tension.
La figure 7 représente l'allure du champ électrique latéral pour diverses valeurs de polarisation de grilles arrière distinctes et pour un transistor du type de celui de la figure 5. - La courbe en traits pleins correspond au cas de l'art antérieur dans lequel il n'y a qu'une grille arrière, cette grille étant polarisée à 0 V. - La courbe en pointillés correspond au cas où la grille arrière 20 de type P est polarisée à 0 volt et où la grille arrière 21 de type N est polarisée à 1 volt. - La courbe en traits d'axe correspond au cas où la grille arrière 20 de type P est polarisée à 0 volt et où la grille arrière 21 de type N est polarisée à 2 volts. On voit que, dans les deux derniers cas, l'intensité du pic 300 situé à l'interface entre la région d'extension et la région de prise de contact de drain est réduite mais que l'intensité du pic 200 situé à la limite de grille augmente. La tenue en tension du transistor n'est donc pas améliorée. Des mesures sur la valeur de Ron montrent que, dans les deux derniers cas, la résistance à la conduction par unité de surface est réduite d'environ 30 à 60 % par rapport au cas où une seule grille arrière est utilisée. Cette amélioration de Ron est obtenue sans affecter notablement la tension de seuil VT des transistors. La figure 8 illustre une caractéristique de champ 35 électrique latéral en fonction de la position le long de la B12961 - 13-GR1-0590 8 région d'extension de drain Lext pour diverses valeurs des polarisations des régions P 20 et N 21. Cette figure concerne le cas d'une structure du type de celle de la figure 6. - La courbe en traits pleins correspond au cas de l'art antérieur dans lequel il n'y a qu'une grille arrière, cette grille étant polarisée à 0 V. - La courbe en pointillés correspond au cas où une même polarisation de 0 V est appliquée aux grilles arrière 20 et 21. - La courbe en traits d'axe correspond au cas où la grille arrière 20 de type P est polarisée à 0 volt et où la grille arrière 21 de type N est polarisée à 1 volt. On voit que, dans ce dernier cas, on a beaucoup réduit le pic situé à l'interface entre la région d'extension et la région de prise de contact de drain et donc augmenté la tenue en tension du transistor. Si une tension de 2 V est appliquée à la grille 21, on constate une diminution supplémentaire du pic 300. La figure 9 représente également trois courbes du champ électrique latéral en fonction de la distance. Cette figure concerne le cas d'une structure du type de celle de la figure 6. - La courbe en pointillés correspond au cas où la grille arrière de type N 21 est polarisée à 1 volt et où la grille arrière de type P 20 est polarisée à 0 volt. - La courbe en traits pleins correspond au cas où la grille arrière de type N 21 est polarisée à 2 volt et où la grille arrière de type P 20 est polarisée à 0 volt. - La courbe en traits d'axe correspond au cas où la grille arrière de type N 21 est polarisée à 2 volt et où la grille arrière de type P 20 est polarisée à -1 volt. On voit qu'alors, pour ce dernier choix de valeur, on a beaucoup réduit les deux pics de champ électrique latéral, d'où il résulte une tension de claquage améliorée pour le dispositif. Des mesures sur la valeur de Ron montrent que, pour une structure du type de celle de la figure 6, quand des polari35 sations convenables sont appliquées aux grilles arrière, la B12961 - 13-GR1-0590 9 résistance à la conduction par unité de surface est réduite d'environ 10 % ou plus par rapport au cas où une seule grille arrière est utilisée. Cette amélioration de Ron peut être obtenue sans affecter la tension de seuil VT des transistors.
La présente description est susceptible de nombreuses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, toute la description précédente a été faite dans le cas d'une structure de type silicium/isolant. On notera que l'invention s'applique également à des structures de type FINFET dans lesquelles une région de silicium mince est adossée à un isolant lui-même adossé à une région formant substrat, la structure étant verticale par rapport au plan principal d'une plaquette de silicium. On a décrit ici des exemples où le semiconducteur de 15 la couche mince dans laquelle est formé le transistor est du silicium. D'autres semiconducteurs pourront être utilisés, par exemple du SiGe. On a décrit ici des exemples dans lesquels les transistors sont à canal N. La présente description s'applique 20 au cas de transistors à canal P, les types de conductivité et les polarisations étant alors inversés.

Claims (5)

  1. REVENDICATIONS1. Transistor à drain étendu formé dans une couche semiconductrice disposée d'un côté d'une couche isolante (2), une région semiconductrice (3) étant disposée de l'autre côté de la couche isolante, la région semiconductrice comprenant une première partie (20) d'un premier type de conductivité disposée en regard de la source et au moins une plus grande partie de la grille et une deuxième partie (21) d'un deuxième type de conductivité disposée en regard d'au moins la plus grande partie de la région de drain étendu, chacune des première et deuxième parties étant couplée à un plot de connexion (23, 24).
  2. 2. Transistor selon la revendication 1, de type silicium sur isolant.
  3. 3. Transistor selon la revendication 1 ou 2, de type à canal N, dans lequel la première partie est de type P et la 15 deuxième partie de type N.
  4. 4. Transistor selon la revendication 1, dans lequel la limite entre les première et deuxième parties est disposée sous la région de drain étendu, mais pas sous la grille.
  5. 5. Procédé d'utilisation d'un transistor selon la 20 revendication 3, dans lequel la première partie (20) de type P est polarisée à un potentiel négatif ou nul et la deuxième partie (21) de type N est polarisée à un potentiel positif ou nul.
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