FR2869457A1 - Dispositif a semiconducteur du type a separation dielectrique - Google Patents

Dispositif a semiconducteur du type a separation dielectrique Download PDF

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Abstract

Un dispositif à semiconducteur du type à séparation diélectrique peut avoir une résistance diélectrique élevée tout en évitant que sa rigidité diélectrique ne soit limitée par l'épaisseur d'une couche diélectrique et l'épaisseur d'une première couche à semiconducteur. Une région N- de dérive (3) est assemblée à un substrat semiconducteur (1) avec interposition d'une pellicule d'oxyde enterrée (2), pour former un dispositif à tension de tenue élevée dans la région N- (3). Une première plaque de champ (9) est formée sur la région N- au voisinage d'une électrode de drain (7). Une première région à concentration en silicium élevée (12) est formée dans une région de pellicule d'oxyde poreux (2c), directement au-dessous de l'électrode de drain (7). L'électrode de drain (7) et la première plaque de champ (9) sont connectées électriquement à la première région à concentration en silicium élevée (12) à travers une région de caisson N-de drain.

Description

DISPOSITIF A SEMICONDUCTEUR DU TYPE A SEPARATION
DIELECTRIQUE
La présente invention concerne un dispositif à semiconducteur du type à séparation diélectrique ayant une paire de substrats semi- conducteurs assemblés l'un à l'autre avec interposition d'une pellicule d'oxyde enterrée ou noyée.
Divers dispositifs à semiconducteur du type à séparation diélectrique ont été proposés dans le passé (voir par exemple un premier document de brevet: brevet japonais n 2 739 018 (figures 52 à 57).
Comme représenté sur les figures 52 et 53 dans le premier document de brevet, un substrat semiconducteur d'un dispositif à semi-conducteur du type à séparation diélectrique comporte une couche diélectrique et une électrode de surface arrière formées respectivement sur sa surface supérieure et sa surface inférieure, avec une couche de semi- conducteur de type N- disposée sur une surface supérieure de la couche diélectrique.
De plus, la couche diélectrique a pour fonction de séparer mutuellement de façon diélectrique le substrat semiconducteur et la couche de semiconducteur de type N-, et une première pellicule isolante définit la couche de semiconducteur de type N- dans une plage prédéterminée.
Une zone de semiconducteur de type N+ ayant une valeur de résistance électrique relativement faible est formée sur la surface supérieure de la couche de semiconducteur de type N- dans la plage prédéterminée définie par la première pellicule isolante, et une zone de semi- conducteur de type P+ est également formée de façon à entourer la zone de semiconducteur de type N+. En outre, une électrode de cathode et une électrode d'anode sont respectivement connectées à la zone de semi- conducteur de type N+ et à la zone de semiconducteur de type P+, et l'électrode de cathode et l'électrode d'anode sont électriquement isolées l'une de l'autre par une seconde pellicule isolante.
De plus, comme représenté sur la figure 54 dans le premier document de brevet, si à la fois l'électrode d'anode et l'électrode de surface arrière sont fixées à 0 V, en augmentant progressivement une tension positive appliquée à l'électrode de cathode, il se développera une première couche de déplétion qui s'étend à partir d'une jonction pn entre la couche de semiconducteur de type N- et la zone de semiconducteur de type P. A ce moment, du fait que la tension du substrat semiconducteur est fixée au potentiel de masse et agit comme une plaque de champ à travers la couche diélectrique, une seconde couche de déplétion, en plus de la première couche de déplétion, se développe de façon à s'étendre à partir d'une interface entre la couche de semiconducteur de type N- et la couche diélectrique, dans une direction allant vers la surface supérieure de la couche de semiconducteur de type N-.
De cette manière, la première couche de déplétion devient capable de s'étendre aisément vers l'électrode de cathode, grâce à l'extension de la seconde couche de déplétion, ce qui a pour effet d'atténuer un champ électrique à la jonction pn entre la couche de semiconducteur de type Net la zone de semiconducteur de type P. Cet effet est connu de façon générale comme un effet RESURF ("Reduced SURface Field", c'est-à-dire "champ surfacique réduit").
En outre, comme représenté sur la figure 55 dans le premier document de brevet, on suppose que dans la distribution d'intensité de champ électrique dans une section à un emplacement suffisamment éloigné de la zone de semiconducteur de type Pt la largeur verticale de la seconde couche de déplétion est représentée par x; l'épaisseur de la couche diélectrique est représentée par te; et la surface supérieure de la couche de semiconducteur de type N- est mise en correspondance avec l'origine de l'axe des abscisses. Dans ce cas, une chute de tension totale V dans la section ci-dessus est représentée par l'équation (1) suivante.
V = q.N1(E2 Eo) x (x2/2 + E2.tp.x/E3) (1) On note ici que dans l'expression (1) ci-dessus, N est une con-centration en impuretés [cm-3] de la couche de semiconducteur de type N+; N+; co est une constante diélectrique [C.V-1.cm-1]; E2 est la constante diélectrique de la couche de semiconducteur de type N-; et E3 est la cons-tante diélectrique de la couche diélectrique.
D'après l'expression (1) ci-dessus, on trouve que lorsque l'épaisseur t0 de la couche diélectrique est augmentée tout en maintenant inchangée la valeur de chute de tension totale V, la largeur verticale x de la seconde couche de déplétion est diminuée. Ceci signifie que l'effet RESURF devient plus faible.
D'autre part, dans la condition dans laquelle un claquage par avalanche dû à la concentration de champ électrique à la jonction pn entre la couche de semiconducteur de type N- et la zone de semiconducteur de type P+, et à la concentration de champ électrique à l'interface entre la couche de semiconducteur de type N- et la zone de semiconducteur de type N+, ne se produit pas, la rigidité diélectrique du dispositif à semi- conducteur est finalement déterminée par le claquage par avalanche dû à la concentration du champ électrique à l'interface entre la couche de semiconducteur de type N- et la couche diélectrique, à un emplacement si- tué directement au-dessous de la zone de semiconducteur de type N+.
Pour construire le dispositif à semiconducteur de façon à remplir une telle condition, la distance entre la zone de semiconducteur de type P+ et la zone de semiconducteur de type N+ doit seulement être fixée de manière à être très longue, afin de pouvoir optimiser l'épaisseur d et la concentration en impuretés de la couche de semiconducteur de type N-.
Pour la condition ci-dessus, on sait de façon générale que lors- que la déplétion se produit à partir de l'interface entre la couche de semi-conducteur de type N- et la couche diélectrique, jusqu'à une surface avant de la couche de semiconducteur de type N-, la concentration du champ électrique à l'interface entre la couche de semiconducteur de type N- et la couche diélectrique remplit juste la condition de claquage par avalanche, comme représenté sur la figure 56 dans le premier document de brevet. Dans ce cas, la couche de déplétion atteint la zone de semiconducteur de type N+ et place dans l'état de déplétion la totalité de la couche de semi-conducteur de type N-.
Une rigidité diélectrique V dans une telle condition est représen- tée par l'expression (2) suivante.
V = Ecr.(d/2 + E2.to/E3) (2) Ici, on note que dans l'expression (2) cidessus, Ecr est une va-leur (ou une intensité) de champ électrique critique qui occasionne le claquage par avalanche, et l'épaisseur de la zone de semiconducteur de type N+ est négligée.
Comme représenté sur la figure 57 dans le premier document de brevet précité, une intensité de champ électrique à une frontière entre la couche de semiconducteur de type N- et la couche diélectrique (c'est-à- dire une position située à une distance d à partir de l'origine vers le côté de l'électrode) dans la distribution verticale d'intensité de champ électrique dans une section située immédiatement au-dessous de la zone de semiconducteur de type N+, atteint l'intensité de champ électrique critique Ecr.
Dans le cas où la rigidité diélectrique V du dispositif à semi- conducteur est calculée avec la couche de semiconducteur de type N. constituée de silicium, et la couche diélectrique constituée d'une pellicule d'oxyde de silicium, on adopte d = 4 x 10-4 et to = 2 x 10-4 en tant que valeurs générales respectivement pour la distance d et l'épaisseur to.
En outre, dans ce cas, l'intensité de champ électrique critique Ecr, bien qu'influencée par l'épaisseur d de la couche de semiconducteur de type N-, est représentée approximativement par Ecr = 4 x 105. Lors-qu'on substitue cette intensité de champ électrique critique Ecr (= 4 x 105), E2 (= 11,7) et E3 (= 3,9) dans l'expression (2) ci-dessus, la rigidité diélectrique V est représentée par l'expression (3) suivante.
V=320V (3) Par conséquent, lorsque l'épaisseur d de la couche de semiconducteur de type N- augmente de 1 pm, on obtient une élévation ou augmentation de tension AV représentée par l'expression (4) suivante.
AV = Ecr x 0,5 x 10-4 = 20 [V] (4) De plus, lorsque l'épaisseur to de la couche diélectrique augmente de 1 pm, on obtient l'élévation ou l'augmentation de tension AV représentée par l'expression (5) suivante.
AV = Ecr x 11,7 x 10-4/3,9 = 120 [V] (5) Comme il ressortira clairement des résultats des calculs des ex-pressions (4), (5) ci-dessus, une élévation ou augmentation de la rigidité diélectrique est plus grande lorsqu'on donne une épaisseur importante à la couche diélectrique que lorsqu'on donne une épaisseur importante à la couche de semiconducteur de type N-, et par conséquent on peut voir que dans le but d'élever ou d'augmenter la rigidité diélectrique, il est efficace de donner une épaisseur importante à la couche diélectrique.
En plus de ceci, le fait de donner une épaisseur importante à la couche de semiconducteur de type N- nécessite l'emploi d'une technique de gravure de tranchées plus profondes de façon à former la première pellicule isolante, ce qui exige le développement d'une nouvelle technologie et n'est donc pas souhaitable.
D'autre part, lorsqu'on augmente l'épaisseur to de la couche diélectrique, l'extension x de la seconde couche de déplétion devient faible, comme indiqué ci-dessus, ce qui conduit à une réduction de l'effet RESURF. Ainsi, la concentration du champ électrique à la jonction pn entre la zone de semiconducteur de type P+ et la couche de semiconducteur de type Naugmente, ce qui fait que la rigidité diélectrique sera limitée par la probabilité, ainsi accrue, de claquage par avalanche à cette jonction pn.
Par conséquent, comme indiqué ci-dessus, le dispositif à semi-conducteur du type à séparation diélectrique connu a un problème consistant en ce que la rigidité diélectrique du dispositif à semiconducteur est limitée sous la dépendance de l'épaisseur to de la couche diélectrique et de l'épaisseur d de la couche de semiconducteur de type N-.
Ainsi, la présente invention vise à résoudre le problème mentionné cidessus, et son but est d'obtenir un dispositif à semiconducteur du type à séparation diélectrique dans lequel une résistance diélectrique élevée puisse être obtenue tout en évitant que la rigidité diélectrique du dispositif à semiconducteur ne soit limitée sous la dépendance de l'épaisseur d'une couche diélectrique et de l'épaisseur d'une première couche de semiconducteur.
En ayant à l'esprit le but ci-dessus, on note que la présente in- vention réside en un dispositif à semiconducteur du type à séparation diélectrique qui comprend: un substrat semiconducteur; une couche diélectrique disposée en position adjacente à une étendue entière d'un plan principal du substrat semiconducteur; une première couche de semiconducteur d'un premier type de conductivité, d'une faible concentration en impuretés, assemblée au substrat semiconducteur avec interposition de la couche diélectrique; une séparation par tranchée formée de manière annulaire dans la première couche de semiconducteur pour séparer la première couche de semiconducteur dans une direction latérale, pour établir ainsi une région d'élément; et un dispositif à tension de tenue élevée ayant une couche de semiconducteur d'un premier type de conductivité, d'une concentration en impuretés élevée, formée sélectivement sur une surface d'une partie centrale de la région d'élément, et une troisième couche de semiconducteur d'un second type de conductivité formée dans la région d'élément, à un emplacement distant de la seconde couche de semiconducteur, de façon à entourer la seconde couche de semiconducteur. Le dispositif comprend en outre: une première électrode disposée sur une surface de la seconde couche de semiconducteur et jointe à cette surface; une seconde électrode disposée sur une surface de la troisième couche de semiconducteur et jointe à cette surface; une première plaque de champ disposée sur la première couche de semiconducteur de façon à couvrir la seconde couche de semiconducteur; une seconde plaque de champ disposée sur la première couche de semiconducteur de façon à couvrir la troisième couche de semiconducteur et à entourer la première plaque de champ; et une première région à concentration en silicium éle- vée formée dans la couche diélectrique à un emplacement situé directe- ment au-dessous de la première électrode. La première électrode et la première région à concentration en silicium élevée sont connectées électriquement l'une à l'autre.
Conformément à la présente invention, la première région à concentration en silicium élevée, connectée électriquement à la première électrode, est formée dans la couche diélectrique à un emplacement situé directement audessous de la première électrode, de façon que le potentiel de champ électrique puisse être contenu ou confiné dans la couche diélectrique sous la première région à concentration en silicium élevée, sans entrer dans la région de la seconde couche de semiconducteur. Par conséquent, un facteur de détermination de caractéristique, consistant en ce qu'une intensité de champ électrique d'avalanche ne doit pas être atteinte dans la seconde couche de semiconducteur, tout en satisfaisant à l'exigence RESURF lorsque l'épaisseur de la couche diélectrique est augmentée, est éliminé, et par conséquent il est possible de concevoir avec un plus grand degré de liberté un dispositif ayant une tension de te-nue élevée, en tenant compte de la rigidité diélectrique de la couche diélectrique beaucoup plus que de l'intensité de champ électrique d'avalanche.
Selon différentes variantes de réalisation du dispositif, l'invention peut de plus éventuellement comprendre l'une ou l'autre des dispositions suivantes: - le dispositif à tension de tenue élevée comprend un dispositif MOS à haute tension de type horizontal ayant une région de source du premier type de conductivité formée dans la troisième couche de semi-conducteur de façon à être en contact avec la seconde électrode; et la première région à concentration en silicium élevée est composée d'une région N+ enterrée, et une région N+ de drain est formée dans la première couche de semiconducteur de façon à être connectée électriquement à la première électrode et à la première région à concentration en silicium élevée; - la première région à concentration en silicium élevée est formée dans une région de pellicule d'oxyde poreux qui constitue une partie de la couche diélectrique, et la région N+ de drain s'étend à travers la région de pellicule d'oxyde poreux de façon à être connectée électriquement à la première région à concentration en silicium élevée; - le dispositif à tension de tenue élevée comprend un IGBT à haute tension d'un type horizontal à court-circuit d'anode, incluant une région de drain du second type de conductivité formée dans la seconde couche de semiconducteur de façon à être en contact avec la première électrode et une région de source du premier type de conductivité formée dans la troisième couche de semiconducteur de façon à être en contact avec la seconde électrode; et la première région à concentration en silicium élevée est composée d'une région N+ enterrée et est formée dans la région de pellicule d'oxyde poreux qui constitue une partie de la couche diélectrique, et une région N+ de court-circuit d'anode est formée dans la première couche de semiconducteur de façon à s'étendre à travers la première électrode et la région de pellicule d'oxyde poreux pour être connectée électriquement à la première région à concentration en silicium élevée; - le dispositif à tension de tenue élevée comprend un IGBT à haute tension horizontal d'un type sans percement incluant une région de drain du second type de conductivité formée dans la seconde couche de semiconducteur de façon à être en contact avec la première électrode et une région de source d'un premier type de conductivité formée dans la troisième couche de semiconducteur de façon à être en contact avec la seconde électrode; et la première région à concentration en silicium élevée est composée d'une région N+ enterrée et est formée dans la région de pellicule d'oxyde poreux qui constitue une partie de la couche diélec- trique, et la région de drain du second type de conductivité est formée dans la première couche de semiconducteur de façon à s'étendre à travers la région de pellicule d'oxyde poreux pour être connectée électriquement à la première région à concentration en silicium élevée; - une seconde région à concentration en silicium élevée compo- sée d'une région N+ enterrée qui est formée dans la région de pellicule d'oxyde poreux à un emplacement situé directement au-dessous de la seconde électrode, de façon à entourer la première région à concentration en silicium élevée; et la seconde électrode est connectée électriquement à la seconde région à concentration en silicium élevée à travers la troi- sième couche de semiconducteur ou une région N+ de connexion du côté de la seconde électrode; - une seconde région à concentration en silicium élevée composée d'une région N+ enterrée qui est formée dans la région de pellicule d'oxyde poreux à un emplacement situé directement au-dessous de la se- coude électrode, de façon à entourer la première région à concentration en silicium élevée; et une région N+ de connexion d'électrode est formée dans la première couche de semiconducteur de façon à être connectée électriquement à la seconde région à concentration en silicium élevée dans un état électrique isolé de la troisième couche de semiconducteur; et la troisième électrode est jointe à une surface de la région N+ de connexion d'électrode, et est disposée sur cette surface; - si on suppose que la rigidité diélectrique d'un îlot à résistance diélectrique élevée exigé pour faire fonctionner ce dispositif à semi- conducteur est BV (bolts), la région de pellicule d'oxyde poreux ayant une largeur diamétrale W à partir d'une extrémité de la première région à concentration en silicium élevée et une profondeur T à partir de la première région à concentration en silicium élevée jusqu'à son côté opposé à la première couche de semiconducteur, est formée de façon à vérifier les relations suivantes: W > 0,01 x BV (pm), et T > 0,01 x BV (pm). ; - si on suppose que la rigidité diélectrique d'un îlot à résistance diélectrique élevée, exigé pour faire fonctionner le dispositif à semi- conducteur, est BV (bolts), la région de pellicule d'oxyde poreux ayant une largeur diamétrale W de sa zone située entre les première et seconde régions à concentration en silicium élevée et une profondeur T à partir des première et seconde régions à concentration en silicium élevée jus- qu'à son côté opposé à la première couche de semiconducteur, est formée de façon à vérifier les relations suivantes: W > 0,01 x BV (pm), et T > 0, 01 xBV(pm); - une zone de la région de pellicule d'oxyde poreux correspondant à la largeur diamétrale W est contenue dans une zone WS entre les première et seconde plaques de champ, par rapport à une direction ortho- gonale à des surfaces d'assemblage de la couche diélectrique et de la première couche de semiconducteur; - une pluralité de régions N+ de plaques de champ annulaires sont disposées de façon diamétralement parallèle les unes aux autres dans une zone de la région de pellicule d'oxyde poreux correspondant à la largeur diamétrale W, indépendamment l'une de l'autre, en couplage capacitif, de façon à entourer la première région à concentration en silicium élevée, pour former ainsi une structure à plaques de champ multiples; - la pluralité de régions N+ de plaques de champ annulaires sont en outre disposées dans la région de pellicule d'oxyde poreux en une ou plusieurs couches, à un emplacement ou des emplacements dont la pro-fondeur diffère de celle de la structure de plaques de champ multiples, d'une manière telle que des régions adjacentes parmi les régions N+ de plaques de champ à l'intérieur de ladite couche ou desdites couches, ou entre elles, soient mutuellement couplées de façon capacitive; - une pluralité de régions N+ de plaques de champ annulaires sont disposées de façon diamétralement parallèles les unes aux autres dans une zone de la région de pellicule d'oxyde poreux correspondant à la largeur diamétrale W, indépendamment les unes des autres, de façon à entourer la première région à concentration en silicium élevée, et sont couplées les unes aux autres à travers des composants résistifs, pour former ainsi une structure de plaques de champ multiples; - au moins une région à concentration en silicium élevée du côté de la première électrode, composée d'une région N+ enterrée, est disposée dans la région de pellicule d'oxyde poreux d'un côté de la première région à concentration en silicium élevée opposé à la première couche de semiconducteur, en une ou plusieurs couches à un emplacement ou des emplacements dont la profondeur est différente de celle de la première région à concentration en silicium élevée, d'une manière connectée électriquement à la première électrode; au moins une région à concentration en silicium élevée du côté de la seconde électrode, composée d'une région N+ enterrée, est disposée dans la région de pellicule d'oxyde poreux d'un côté de la seconde région à concentration en silicium élevée opposé à la première couche de semiconducteur, à un emplacement ou des emplacements dont la profondeur est la même que celle de l'au moins une région à concentration en silicium élevée du côté de la première électrode, d'une manière connectée électriquement à la seconde électrode; la pluralité de régions N+ de plaques de champ annulaires sont en outre dis- posées de manière diamétralement parallèle les unes aux autres dans des zones respectives entre les régions à concentration en silicium élevée du côté de la première électrode et du côté de la seconde électrode, à des emplacements de la même profondeur de celles-ci, indépendamment l'une de l'autre, de façon à entourer la région à concentration en silicium éle- vée du côté de la première électrode; et des régions adjacentes parmi les régions N+ de plaques de champ à l'intérieur de chacune de ladite couche ou desdites couches, sont couplées de manière résistive les unes aux autres, et des régions adjacentes parmi les régions N+ de plaques de champ entre ladite couche ou lesdites couches sont couplées de façon capacitive les unes aux autres; -une connexion de conducteur composée d'une région N+ enter-rée est établie de façon à s'étendre à travers la région de pellicule d'oxyde poreux dans une direction diamétrale, à partir de la première région à concentration en silicium élevée, vers une partie inférieure, sous la séparation par tranchée; et une électrode de conducteur de la première électrode est sortie à partir de la connexion de conducteur dans un état électriquement isolé vis-à-vis de la seconde électrode par une paroi de la séparation par tranchée; - la région de pellicule d'oxyde poreux comprend une région de pellicule d'oxyde poreux du côté de la première couche de semiconducteur et une région de pellicule d'oxyde poreux du côté du substrat semiconducteur, assemblées l'une à l'autre avec des surfaces d'assemblage (A) de la couche diélectrique interposées entre elles; et la connexion de conducteur est formée dans la première région de pellicule d'oxyde poreux du côté de la première couche de semiconducteur.
Les buts, caractéristiques et avantages de la présente invention mentionnés ci-dessus, ainsi que d'autres, apparaîtront plus aisément à l'homme de l'art en lisant la description détaillée suivante de modes de réalisation préférés de la présente invention, en se référant conjointement aux dessins annexés.
La figure 1 est une coupe montrant schématiquement la structure d'un dispositif à semiconducteur du type à séparation diélectrique conforme à un premier mode de réalisation de la présente invention.
La figure 2 est un schéma illustrant le fonctionnement du dispo- sitif à semiconducteur du type à séparation diélectrique conforme au premier mode de réalisation de la présente invention.
La figure 3 est une coupe montrant schématiquement la structure d'un dispositif à semiconducteur du type à séparation diélectrique conforme à un second mode de réalisation de la présente invention.
La figure 4 est un schéma illustrant le fonctionnement du dispo- sitif à semiconducteur du type à séparation diélectrique conforme au second mode de réalisation de la présente invention.
La figure 5 est une coupe montrant schématiquement la structure d'un dispositif à semiconducteur du type à séparation diélectrique conforme à un troisième mode de réalisation de la présente invention.
La figure 6 est une coupe montrant schématiquement la structure d'un dispositif à semiconducteur du type à séparation diélectrique conforme à un quatrième mode de réalisation de la présente invention.
La figure 7 est une coupe montrant schématiquement la struc- ture d'un dispositif à semiconducteur du type à séparation diélectrique conforme à un cinquième mode de réalisation de la présente invention.
La figure 8 est une coupe montrant schématiquement la structure d'un dispositif à semiconducteur du type à séparation diélectrique conforme à un sixième mode de réalisation de la présente invention.
La figure 9 est une coupe montrant schématiquement la structure d'un dispositif à semiconducteur du type à séparation diélectrique conforme à un septième mode de réalisation de la présente invention.
La figure 10 est une coupe montrant schématiquement la structure d'un dispositif à semiconducteur du type à séparation diélectrique conforme à un huitième mode de réalisation de la présente invention.
La figure 11 est une coupe montrant schématiquement la structure d'un dispositif à semiconducteur du type à séparation diélectrique conforme à un neuvième mode de réalisation de la présente invention.
La figure 12 est une coupe montrant schématiquement la struc- ture d'un dispositif à semiconducteur du type à séparation diélectrique conforme à un dixième mode de réalisation de la présente invention.
La figure 13 est une coupe montrant schématiquement la structure d'un dispositif à semiconducteur du type à séparation diélectrique conforme à un onzième mode de réalisation de la présente invention.
La figure 14 est un schéma illustrant le fonctionnement du dis-positif à semiconducteur du type à séparation diélectrique conforme au onzième mode de réalisation de la présente invention.
La figure 15 est une coupe montrant un dispositif à semiconducteur du type à séparation diélectrique conforme à un douzième mode de réalisation de la présente invention.
La figure 16 est une représentation montrant la relation de position entre des première et seconde plaques de champ et une région N+ enterrée, dans un dispositif à semiconducteur du type à séparation diélectrique conforme au douzième mode de réalisation de la présente inven- tion, en vue de dessus dans une direction orthogonale à une interface entre des surfaces d'assemblage A. La figure 17 est une coupe montrant schématiquement la structure d'un dispositif à semiconducteur du type à séparationdiélectrique conforme à un treizième mode de réalisation de la présente invention.
La figure 18 est une coupe montrant schématiquement la structure d'un dispositif à semiconducteur du type à séparation diélectrique conforme à un quatorzième mode de réalisation de la présente invention.
La figure 19 est une représentation montrant la relation de position entre des première et seconde plaques de champ et une région N+ enterrée, dans un dispositif à semiconducteur du type à séparation diélectrique conforme à un quinzième mode de réalisation de la présente invention, en vue de dessus dans une direction orthogonale à une interface entre des surfaces d'assemblage A. La figure 20 est une coupe selon la ligne XX-XX de la figure 19 et vue dans la direction des flèches sur cette figure.
La figure 21 est une coupe montrant schématiquement la structure d'un dispositif à semiconducteur du type à séparation diélectrique conforme à un seizième mode de réalisation de la présente invention.
On va maintenant décrire en détail des modes de réalisation préférés de la présente invention en se référant aux dessins annexés.
Mode de Réalisation 1 La figure 1 est une coupe qui montre schématiquement la structure d'un dispositif à semiconducteur du type à séparation diélectrique conforme à un premier mode de réalisation de la présente invention.
Sur la figure 1, une pellicule d'oxyde enterrée 2 sous la forme d'une couche diélectrique principale comprenant des pellicules d'oxyde 2a, 2b et une région de pellicule d'oxyde poreux 2c, est disposée sur une surface supérieure d'un substrat semiconducteur 1 consistant en silicium monocristallin, et une région N- de dérive 3 (une première couche de semiconducteur d'un premier type de conductivité ayant une faible concentration en impuretés) est disposée sur une surface supérieure de la couche de pellicule d'oxyde enterrée 2. Cette couche de pellicule d'oxyde en-terrée 2 remplit la fonction d'une couche diélectrique qui sépare ou isole mutuellement de façon diélectrique le substrat semiconducteur 1 et la ré- gion N- de dérive 3. De plus, une couche isolante (une séparation par tranchée 4) est formée de manière circulaire ou annulaire de façon à s'étendre à partir d'une surface de la région N- de dérive 3 jusqu'à la couche de pellicule d'oxyde enterrée 2, à travers la région N- de dérive 3, grâce à quoi la région N- de dérive 3 est séparée latéralement ou horizon- talement pour définir une région d'élément circulaire ou annulaire.
Dans la région d'élément ainsi définie par l'isolation par tranchée 4, une région N+ de drain 5 (une seconde couche de semiconducteur du premier type de conductivité ayant une concentration en impuretés élevée) d'une résistance inférieure à celle de la région N- de dérive 3, est formée sur la surface supérieure de la région N- de dérive 3, et une région de caisson P- de source 6 (une troisième couche de semiconducteur d'un second type de conductivité) est formée sélectivement dans la région N- de dérive 3, de façon à entourer la région N+ de drain 5. Une électrode de drain 7 sous la forme d'une première électrode et une électrode de source 8 sous la forme d'une seconde électrode sont respectivement connectées à la région N+ de drain 5 et à la région de caisson P- de source 6. Une première plaque de champ 9 est formée de façon circulaire ou annulaire sur la région N- de dérive 3, à un emplacement adjacent à l'électrode de drain 7 de façon à l'entourer, et une seconde plaque de champ 10 est également formée de façon annulaire sur la région N- de dérive 3 à un emplacement adjacent à l'électrode de source 8, d'un côté intérieur de celle-ci. Une région N+ de source 11 est formée sélectivement sur une surface supérieure de la région de caisson P- de source 6 et est connectée à l'électrode de source 8, conjointement à la région de caisson P- de source 6.
La région de pellicule d'oxyde poreux 2c est formée dans le substrat semiconducteur 1 à un emplacement situé directement au-dessous de la zone définie par la séparation par tranchée 4, de façon à venir en contact avec une surface inférieure de la pellicule d'oxyde 2a. De plus, une première région à concentration en silicium élevée, 12, comprenant une région N+ enterrée est formée avec une forme semblable à un disque dans la région de pellicule d'oxyde poreux 2c, à des emplacements situés directement au-dessous de l'électrode de drain 7 et de la première plaque de champ 9, et une seconde région à concentration en silicium élevée 13 comprenant une région N+ enterrée est formée de façon circulaire ou annulaire dans la région de pellicule d'oxyde poreux 2c, à la même profondeur que la première région à concentration en silicium élevée 12, à des emplacements situés directement au-dessous de l'électrode de source 8 et de la seconde plaque de champ 10, de façon à entourer la première région à concentration en silicium élevée 12. Sur la figure 1, un caractère de référence A désigne les surfaces d'assemblage des pellicules d'oxyde, et un caractère de référence B désigne l'axe central du dispositif.
Un dispositif à semiconducteur du type à séparation diélectrique, désigné de façon générale par un numéro de référence 100 et cons- truit de cette manière, prend une structure SODI ("Silicon On Double Insulator", c'est-à-dire silicium sur double isolant) dans laquelle un dispositif à tension (c'est-à-dire à tension de tenue) élevée, tel qu'un dispositif HVMOS ( de l'anglais "High-Voltage Metal Oxyde Semiconductor"), est formé dans la région N- de dérive 3 sur la pellicule d'oxyde enterrée 2. De plus, l'électrode de drain 7 et la première région à concentration en silicium élevée 12 sont connectées électriquement l'une à l'autre, et l'électrode de source 8 et la seconde région à concentration en silicium élevée 13 sont connectées électriquement l'une à l'autre. On note ici que, bien que ceci ne soit pas illustré, le dispositif à tension de tenue élevée a une électrode de grille formée sur la surface de la région de caisson P- de source 6, avec interposition d'un oxyde de grille, et fonctionne comme un transistor à effet de champ MOS.
Ce dispositif à semiconducteur du type à séparation diélectrique 100 est préparé par exemple de la façon suivante.
En premier lieu, on forme une région N+ sur une zone sur la sur-face du plan principal d'un substrat en silicium de type P sur laquelle se trouve la pellicule d'oxyde 2b, et on forme une région de caisson P- sur une zone sur laquelle se trouve la région de pellicule d'oxyde poreux 2c. A ce moment, on donne à la profondeur de diffusion de la région N+ une valeur supérieure à la profondeur de la formation de la région de caisson P-, ou bien on recouvre la région N+ avec une pellicule protectrice ou un revêtement de surface tel qu'une pellicule de nitrure, de façon qu'elle ne soit pas rendue poreuse dans une étape ou un processus de formation de silicium poreux. De plus, on forme dans la région de caisson P- des zones d'impuretés de type N correspondant aux première et seconde régions à concentration en silicium élevée, 12, 13. Ensuite, on anodise le substrat en silicium de type P dans une solution de HF. Dans ce processus d'anodisation, la formation de la région de caisson P- a pour effet de diminuer la résistance d'un chemin de courant d'anodisation, de façon à pouvoir obtenir une zone de silicium poreux ayant une qualité et une épaisseur de pellicule uniformes. De plus, du fait que les zones correspondant aux première et seconde régions à concentration en silicium élevée 12, 13 sont constituées des impuretés de type N, elles se séparent ou s'écartent du chemin de courant d'anodisation.
Ensuite, on oxyde le substrat en silicium de type P après qu'il a été anodisé, pour former la région de pellicule d'oxyde poreux 2c dans la zone de silicium poreux. Ensuite, on forme la pellicule d'oxyde 2b sur le plan principal du substrat en silicium de type P entourant la région de pellicule d'oxyde poreux 2c, grâce à quoi on obtient le substrat semiconduc- teur 1.
Ensuite, on assemble l'un à l'autre le substrat semiconducteur 1 et le substrat en silicium de type N avec la pellicule d'oxyde 2a formée sur son plan principal, avec les pellicules d'oxyde 2a, 2b placées en contact mutuel intime, au moyen d'un traitement thermique, comme par exemple une pyro-oxydation à 1200 C pendant trois heures. Après ceci, on polit le substrat en silicium de type N pour former la région N- de dérive 3 d'une épaisseur prédéterminée, nécessaire pour la région d'élément.
Ensuite, on forme des tranchées dans une zone de séparation d'élément de la région N- de dérive 3, et on forme ensuite une pellicule d'oxyde sur une surface latérale de la région N- de dérive 3 ainsi séparée ou isolée comme un îlot, après quoi on remplit les tranchées de séparation avec une pellicule isolante pour former la séparation par tranchée 4. Ensuite, on forme successivement la région de caisson P- de source 6, la région N+ de drain 5 et la région N+ de source 11, par diffusion sur la ré- gion N- de dérive 3. Finalement, on forme l'électrode de drain 7 et l'élec- trode de source 8, et on forme en outre les première et seconde plaques de champ 9, 10, ce qui procure le dispositif à semiconducteur de type à séparation diélectrique 100.
La figure 2 illustre l'état dans lequel une tension d'arrêt ou de blocage en sens direct est appliquée dans le dispositif à semiconducteur du type à séparation diélectrique 100 ainsi construit. Sur la figure 2, l'électrode de drain 7, la première plaque de champ 9 et la première région à concentration en silicium élevée 12 sont portées à un potentiel d'arrêt ou de blocage en sens direct, Vcc, et le substrat semiconducteur 1, l'électrode de source 8, la seconde plaque de champ 10 et la seconde région à concentration en silicium élevée 13 sont portées au potentiel de masse. Il en résulte qu'un potentiel de champ électrique 14a est établi entre les première et seconde plaques de champ 9, 10, entre les première et seconde régions à concentration en silicium élevée 12, 13 et entre le substrat semiconducteur 1 et la première région à concentration en silicium élevée 12, respectivement, comme représenté sur la figure 2.
Ici, dans le cas où la première région à concentration en silicium élevée 12 n'est pas formée directement au-dessous de l'électrode de drain 7, le potentiel de champ électrique 14a entrera dans la région N- de dérive 3 située exactement au-dessous de la région N+ de drain 5. Ce sont la région N- de dérive 3 et la couche de pellicule d'oxyde enterrée 2 qui agissent de façon à maintenir le champ électrique dans une section verticale près de l'électrode de drain 7, et le rapport de partage entre el-les est déterminé par la constante diélectrique. Il en résulte que dans le but de renforcer la tension de tenue ou la résistance diélectrique du dis-positif, il a été nécessaire d'augmenter l'épaisseur de la pellicule d'oxyde enterrée 2 tout en prenant en considération le fait que l'exigence RESURF soit satisfaite et qu'en même temps l'intensité de champ électrique d'avalanche ne soit pas atteinte dans la région N- de dérive 3.
Dans ce premier mode de réalisation, la première région à concentration en silicium élevée 12 est arrangée de façon à être placée directement audessous de l'électrode de drain 7, et l'électrode de drain 7 et la première région à concentration en silicium élevée 12 sont connectées électriquement l'une à l'autre. De plus, la seconde région à concentration en silicium élevée 13 est arrangée de façon à être placée directement au-dessous de l'électrode de source 8, et l'électrode de source 8 et la seconde région à concentration en silicium élevée 13 sont connectées électriquement l'une à l'autre. Avec un tel arrangement, le potentiel de champ électrique 14a peut être contenu ou confiné à l'intérieur de la région de pellicule d'oxyde poreux 2c entre le substrat semiconducteur 1 et la première région à concentration en silicium élevée 12, sans entrer dans les zones de la région N- de dérive 3 et de la couche de pellicule d'oxyde enterrée 2 se trouvant directement au-dessous de l'électrode de drain 7. Par conséquent, le facteur de détermination de caractéristique mentionné ci-dessus peut être éliminé, ce qui procure un degré de liberté plus élevé pour la conception relative à une tension de tenue élevée, en tenant compte de la résistance au claquage de la pellicule d'oxyde beaucoup plus que de l'intensité de champ électrique d'avalanche.
De plus, la pellicule d'oxyde enterrée 2 sous la forme de la ré- gion de pellicule d'oxyde poreux 2c est composée d'une pellicule d'oxyde de silicium poreux, ce qui fait que l'épaisseur de la pellicule, égale ou supérieure à 10 micromètres, peut être formée relativement aisément.
En outre, les première et seconde régions à concentration en silicium élevée 12, 13 sont constituées de la région N+ enterrée, et par conséquent les zones correspondant aux première et seconde régions à concentration en silicium élevée 12, 13, qui sont constituées des impure- tés de type N, se séparent ou s'écartent du chemin de courant d'anodisation dans l'étape ou le processus de formation de silicium poreux, ce qui fait que les première et seconde régions à concentration en silicium éle- vée 12, 13, constituées des régions N+ enterrées, peuvent être préparées avec une précision élevée, d'une manière simple et aisée.
Mode de Réalisation 2 La figure 3 est une coupe qui montre un dispositif à semi-conducteur du type à séparation diélectrique conforme à un second mode de réalisation de la présente invention.
Sur la figure 3, une pellicule d'oxyde enterrée 2A comprenant la pellicule d'oxyde 2b et la région de pellicule d'oxyde poreux 2c est disposée sur la surface supérieure du substrat semiconducteur 1, et la région N- de dérive 3 est disposée sur une surface supérieure de la couche de pellicule d'oxyde enterrée 2A. De plus, la région de pellicule d'oxyde po- reux 2c est formée de façon à couvrir des emplacements situés directe- ment au-dessous de l'électrode de drain 7 et de la première plaque de champ 9, tout en évitant des emplacements situés directement au-dessous de l'électrode de source 8 et de la seconde plaque de champ 10.
De plus, la première région à concentration en silicium élevée 12 est formée dans la région de pellicule d'oxyde poreux 2c, à des emplacements situés directement au-dessous de l'électrode de drain 7 et de la première plaque de champ 9, de manière à être à nu à l'interface des surfaces d'assemblage A. En outre, une région de caisson N- de drain 15 est formée dans la région N- de dérive 3, de façon à être en contact direct avec la première région à concentration en silicium élevée 12. Avec cet arrangement, l'électrode de drain 7 et la première plaque de champ 9 sont connectées électriquement à la première région à concentration en silicium élevée 12 à travers la région de caisson N- de drain 15.
On note ici que la structure de ce mode de réalisation autre que ce qui précède est similaire à celle du premier mode de réalisation envisagé cidessus.
La figure 4 illustre l'état dans lequel une tension d'arrêt ou de blocage en sens direct est appliquée dans le dispositif à semiconducteur du type à séparation diélectrique qui est désigné par un numéro de référence 101 et est construit de cette manière. Sur la figure 4, l'électrode de drain 7 et la première plaque de champ 9 sont placées au potentiel d'arrêt ou de blocage en sens direct Vcc, et le substrat semiconducteur 1, l'électrode de source 8 et la seconde plaque de champ 10 sont placés au po- tentiel de masse. Dans cet état, la région de caisson N- de drain 15 et la première région à concentration en silicium élevée 12 sont placées au même potentiel que l'électrode de drain 7. Il en résulte que le potentiel de champ électrique 14a est établi entre les première et seconde plaques de champ 9, 10, entre une surface périphérique extérieure de la région de pellicule d'oxyde poreux 2c et la première région à concentration en silicium élevée 12, et entre le substrat semiconducteur 1 et la première région à concentration en silicium élevée 12, respectivement, comme représenté sur la figure 4. En d'autres termes, le potentiel de champ électrique 14b est contenu ou confiné dans la région de pellicule d'oxyde poreux 2c à un emplacement situé directement au-dessous de l'électrode de drain 7.
Ainsi, dans ce second mode de réalisation également, il est possible d'avoir un plus grand degré de liberté pour la conception relative à une tension de tenue élevée, en tenant compte de la résistance au claquage de la pellicule d'oxyde beaucoup plus que de l'intensité de champ électrique d'avalanche, comme dans le premier mode de réalisation envisagé ci-dessus.
De plus, dans ce second mode de réalisation, du fait que la région de pellicule d'oxyde poreux 2c est disposée dans une étendue minimale exigée de façon à éviter des emplacements situés directement au-dessous de l'électrode de source 8 et de la seconde plaque de champ 10, la dissipation de chaleur du côté de la source peut être améliorée sans dégrader les caractéristiques de tenue en tension ou de rigidité diélectrique.
Mode de Réalisation 3 La figure 5 est une coupe qui montre un dispositif à semi- conducteur du type à séparation diélectrique conforme à un troisième mode de réalisation de la présente invention.
Sur la figure 5, la pellicule d'oxyde enterrée 2 comprenant les pellicules d'oxyde 2a, 2b et la région de pellicule d'oxyde poreux 2c est disposée sur la surface supérieure du substrat semiconducteur 1, et la région N- de dérive 3 est disposée sur la surface supérieure de la couche de pellicule d'oxyde enterrée 2. De plus, la région de pellicule d'oxyde poreux 2c est formée de façon à couvrir des emplacements situés directement au-dessous de l'électrode de drain 7 et de la première plaque de champ 9, et à être en contact avec la pellicule d'oxyde 2a, tout en évitant des emplacements situés directement au-dessous de l'électrode de source 8 et de la seconde plaque de champ 10. De plus, la première région à concentration en silicium élevée 12 est formée dans la région de pellicule d'oxyde poreux 2c de façon à être placée directement au-dessous de l'électrode de drain 7 et de la première plaque de champ 9 et à être en contact avec la pellicule d'oxyde 2a. En outre, la région de caisson N- de drain 15 est formée dans la région N- de dérive 3 de façon à être en contact avec la surface supérieure de la pellicule d'oxyde 2a, et une région N+ de drain enterrée 16 (une seconde couche de semiconducteur du premier type de conductivité) est formée dans la région de caisson N- de drain 15 de façon à être en contact avec la première région à concentra- tion en silicium élevée 12. Avec cet arrangement, l'électrode de drain 7 et la première plaque de champ 9 sont connectées électriquement à la première région à concentration en silicium élevée 12 à travers la région N+ de drain enterrée 16.
On note ici que la structure de ce mode de réalisation autre que ce qui précède est similaire à celle du premier mode de réalisation envisagé cidessus.
On décrira ici un procédé pour former la région N+ de drain en-terrée 16.
En premier lieu, de façon similaire au premier mode de réalisation envisagé ci-dessus, après avoir assemblé ensemble le substrat en silicium de type N et le substrat semiconducteur 1, et après avoir poli le substrat en silicium de type N jusqu'à une épaisseur prédéterminée, on forme la région de caisson N- de drain 15 dans la région N- de dérive 3.
Ensuite, on forme une ouverture de définition de motif sur la surface supérieure de la région de caisson N- de drain 15, par une technique de photogravure, et on grave ensuite la région de caisson N- de drain 15 au moyen d'une technique de gravure anisotrope de silicium, pour mettre à nu la pellicule d'oxyde 2a dans l'ouverture de définition de motif. Ensuite, on enlève la pellicule d'oxyde 2a pour mettre à nu la première région à concentration en silicium élevée 12, en utilisant une technique de gravure anisotrope de pellicule d'oxyde, et dans cet état, on dépose du silicium polycristallin N+ sur la première région à concentration en silicium élevée 12, et on aplanit la surface de la couche de silicium polycristallin N+ dé- posée, ce qui donne la région N+ enterrée 16.
Dans le dispositif à semiconducteur du type à séparation diélectrique 102 construit de cette manière, lorsque l'électrode de drain 7 et la première plaque de champ 9 sont placées au potentiel d'arrêt ou de blocage en sens direct, Vcc, la première région à concentration en silicium élevée 12 est placée au même potentiel que l'électrode de drain 7, grâce à quoi le potentiel de champ électrique est contenu ou confiné dans la région de pellicule d'oxyde poreux 2c à un emplacement situé directement au-dessous de l'électrode de drain 7.
Par conséquent, dans ce troisième mode de réalisation égale- ment, il est possible d'avoir un degré de liberté plus élevé pour la concep- tion relative à une tension de tenue élevée, en tenant compte de la résistance au claquage de la pellicule d'oxyde beaucoup plus que de l'intensité de champ électrique d'avalanche, comme dans le premier mode de réalisation envisagé ci-dessus.
De plus, dans ce troisième mode de réalisation, la région N+ de drain enterrée 16 est disposée de façon à être connectée entre l'électrode de drain 7 et la première région à concentration en silicium élevée 12, de façon que la connexion électrique entre l'électrode de drain 7 et la première région à concentration en silicium élevée 12 puisse être réalisée d'une manière fiable.
En outre, du fait que les surfaces d'assemblage A sont constituées des pellicules d'oxyde, la densité d'états d'interface sur la surface d'interface du côté du substrat dans une partie inférieure du dispositif à haute tension est réduite, ce qui permet de réduire le courant de fuite à température élevée.
En outre, du fait que la région de pellicule d'oxyde poreux 2c est disposée dans une étendue minimale exigée de façon à éviter des emplacements situés directement au-dessous de l'électrode de source 8 et de la seconde plaque de champ 10, il est possible d'améliorer la dissipation de chaleur du côté de la source sans dégrader les caractéristiques de tension de tenue ou de rigidité diélectrique.
Mode de Réalisation 4 La figure 6 est une coupe qui montre un dispositif à semi-conducteur du type à séparation diélectrique conforme à un quatrième mode de réalisation de la présente invention.
Dans le dispositif à semiconducteur du type à séparation diélectrique, désigné de façon générale par un numéro de référence 103, conforme à ce quatrième mode de réalisation, un dispositif à haute tension sous la forme d'un transistor bipolaire à porte isolée ou IGBT (Insula- ted Gate Bipolar Transistor) du type à court-circuit d'anode, est formé dans la région Nde dérive 3, comme représenté sur la figure 6, et une structure du côté de l'anode est construite de la façon suivante. Ainsi, la première plaque de champ 9, une région P+ d'anode 17 (une région de drain du second type de conductivité) et une région N+ d'anode enterrée 18 (une seconde couche de semiconducteur du premier type de conducti- vité et une région N+ de court-circuit d'anode) sont formées de façon à être en contact avec une électrode d'anode 7a, et la région N+ d'anode enterrée 18 est connectée électriquement à une région de caisson N- d'anode 19 et à la première région à concentration en silicium élevée 12.
De plus, la première région à concentration en silicium élevée 12 est enterrée dans la région de pellicule d'oxyde poreux 2c à des emplacements situés directement au-dessous de l'électrode de drain 7 et de la première plaque de champ 9, et les surfaces d'assemblage A formant une interface sont constituées de la pellicule d'oxyde 2a et de la région de pellicule d'oxyde poreux 2c formées sur la première région à concentration en silicium élevée 12. De plus, une structure du côté de la cathode est construite de façon que la seconde plaque de champ 10, la région de caisson P6 (une troisième couche de semiconducteur du second type de conductivité) et la région N+ de source 11 (une région de source du premier type de conductivité) soient formées de façon à être en contact avec l'électrode de cathode 8a. On note ici que la structure de ce mode de réalisation autre que ce qui précède est similaire à celle du premier mode de réalisation envisagé ci-dessus.
Dans ce quatrième mode de réalisation également, lorsque l'électrode d'anode 7a et la première plaque de champ 9 sont placées au potentiel d'arrêt ou de blocage en sens direct Vcc, la première région à concentration en silicium élevée 12 est placée au même potentiel que l'électrode d'anode 7a, grâce à quoi le potentiel de champ électrique est contenu ou confiné dans la région de pellicule d'oxyde poreux 2c, à un emplacement situé directement au-dessous de l'électrode de drain 7.
Par conséquent, dans ce quatrième mode de réalisation égale-ment, il est possible d'avoir un degré de liberté plus élevé pour la conception relative à une tension de tenue élevée, en tenant compte de la résistance au claquage de la pellicule d'oxyde beaucoup plus que de l'intensité de champ électrique d'avalanche, comme dans le premier mode de réalisation envisagé ci-dessus.
En outre, du fait que dans l'IGBT du type à court-circuit d'anode, l'extension d'une couche de déplétion en direction de la région de caisson N- d'anode 9 est bloquée par les parties d'extrémités de la première région à concentration en silicium élevée 12 et de la première plaque de champ 9, il est possible d'atteindre une résistance diélectrique élevée ou une tension de tenue élevée sans occasionner une déplétion de la région de caisson N- d'anode 19. Ainsi, il devient possible de commander le rendement d'injection de trous comme un paramètre de conception, indépendamment de la tension de tenue ou de la rigidité diélectrique.
En outre, les surfaces d'assemblage A formant l'interface sont constituées de la pellicule d'oxyde 2a et de la région de pellicule d'oxyde poreux 2c formées sur la première région à concentration en silicium élevée 12. Par conséquent, la pellicule d'oxyde 2b et la région de pellicule d'oxyde poreux 2c entourant la première région à concentration en silicium élevée 12 peuvent être formées en oxydant la surface entière d'une tranche (substrat semiconducteur 1) dans la même étape ou le même processus, de manière à pouvoir améliorer la planéité de la surface du substrat semiconducteur 1 (c'est-à-dire les surfaces de la pellicule d'oxyde 2b et de la région de pellicule d'oxyde poreux 2c), ce qui offre la possibilité de réduire des défauts d'assemblage et d'améliorer également la force d'assemblage.
Mode de Réalisation 5 La figure 7 est une coupe qui montre un dispositif à semi- conducteur du type à séparation diélectrique conforme à un cinquième mode de réalisation de la présente invention.
Dans le dispositif à semiconducteur du type à séparation diélectrique, désigné de façon générale par un numéro de référence 104, conforme à ce cinquième mode de réalisation, un dispositif à haute ten- sion sous laforme d'un IGBT du type sans percement (ou "Non-Punch- Through") est formé dans la région N- de dérive 3, comme représenté sur la figure 7, et une structure du côté de l'anode est construite de façon que la première plaque de champ 9, la région N+ de drain 5 (une seconde couche de semiconducteur du premier type de conductivité) et la région P+ d'anode enterrée 20 (la région de drain du second type de conductivité) soient formées de façon à être en contact avec la couche d'électrode 7a, et que la région P+ d'anode enterrée 20 soit connectée électriquement à la première région à concentration en silicium élevée 12.
On note ici que la structure de ce mode de réalisation autre que ce qui précède est similaire à celle du quatrième mode de réalisation en- visagé ci-dessus.
Dans ce dispositif à semiconducteur du type à séparation diélectrique 104 également, lorsque l'électrode d'anode 7a et la première plaque de champ 9 sont placées au potentiel d'arrêt ou de blocage en sens direct Vcc, la première région à concentration en silicium élevée 12 est placée au même potentiel que l'électrode d'anode 7a, grâce à quoi le potentiel de champ électrique est contenu ou confiné dans la région de pellicule d'oxyde poreux 2c à un emplacement situé directement au-dessous de l'électrode de drain 7.
Par conséquent, dans ce cinquième mode de réalisation égale-ment, il est possible d'avoir un degré de liberté plus élevé pour la conception relative à une tension de tenue élevée, en tenant compte de la résistance au claquage de la pellicule d'oxyde beaucoup plus que de l'intensité de champ électrique d'avalanche, comme dans le quatrième mode de réalisation envisagé ci-dessus.
En outre, du fait que dans l'IGBT du type à sans percement, l'extension d'une couche de déplétion en direction de la région N+ de drain 5 est bloquée par les parties d'extrémités de la première région à concentration en silicium élevée 12 et de la première plaque de champ 9, il est possible d'atteindre une résistance diélectrique élevée ou une tension de tenue élevée, tout en évitant que la couche de déplétion n'atteigne la région N+ de drain 5, en occasionnant ainsi un percement. Ainsi, dans l'IGBT du type sans percement, le facteur de détermination de caractéristique incluant la concentration N- et la longueur de dérive néces- saire pour garantir une rigidité diélectrique suffisante peut être éliminé, ce qui permet d'améliorer le rendement d'injection de trous comme un paramètre de conception complètement indépendant.
Mode de Réalisation 6 La figure 8 est une coupe qui montre un dispositif à semi- conducteur du type à séparation diélectrique conforme à un sixième mode de réalisation de la présente invention.
Dans le dispositif à semiconducteur du type à séparation diélectrique, désigné de façon générale par un numéro de référence 105, conforme à ce sixième mode de réalisation, un dispositif à haute tension sous la forme d'une structure MOS est formé dans la région N- de dérive 3, comme représenté sur la figure 8, et une structure du côté du drain est construite de la manière suivante. Ainsi, la première plaque de champ 9 est formée de façon à être en contact avec l'électrode de drain 7 et une région N+ de drain enterrée 21 (une seconde couche de semiconducteur du premier type de conductivité) est formée dans la région de caisson N- de drain 15, de façon à être en contact avec l'électrode de drain 7, et elle s'étend à travers la pellicule d'oxyde 2a et la région de pellicule d'oxyde poreux 2c, de façon à être connectée électriquement à la première région à concentration en silicium élevée 12. De plus, une structure du côté de la source est construite de la façon suivante. Ainsi, la seconde plaque de champ 10, la région N+ de source 11 et la région de caisson Pde source 6 sont formées de façon à être en contact avec l'électrode de source 8, et une région N+ de source enterrée 22 (une région N+ de connexion du côté de l'électrode de source) est formée dans la région de caisson P- de source 6 de façon à être en contact avec l'électrode de source 8, et elle s'étend à travers la pellicule d'oxyde 2a et la région de pellicule d'oxyde poreux 2c de façon à être connectée électriquement à la seconde région à concentration en silicium élevée 13.
On note ici que la structure de ce mode de réalisation autre que ce qui précède est similaire à celle du premier mode de réalisation envisagé cidessus.
Dans le dispositif à semiconducteur du type à séparation diélectrique 105 également, lorsque l'électrode de drain 7 et la première plaque de champ 9 sont placées au potentiel d'arrêt ou de blocage en sens direct Vcc, la première région à concentration en silicium élevée 12 est placée au même potentiel que l'électrode de drain 7. Lorsque le substrat semi- conducteur 1, l'électrode de source 8 et la seconde plaque de champ 10 sont placés au potentiel de la masse, la seconde région à concentration en silicium élevée 13 est également placée au même potentiel que l'élec- trode de source 8, grâce à quoi le potentiel de champ électrique est contenu ou confiné dans la région de pellicule d'oxyde poreux 2c à un emplacement situé directement au-dessous de l'électrode de drain 7.
Par conséquent, dans ce sixième mode de réalisation égale-ment, il est possible d'avoir un degré de liberté plus élevé dans la conception relative à une tension de tenue élevée, en tenant compte de la résistance au claquage de la pellicule d'oxyde beaucoup plus que de l'intensité de champ électrique d'avalanche, comme dans le premier mode de réalisation envisagé ci-dessus.
Mode de Réalisation 7 La figure 9 est une coupe qui montre un dispositif à semi-conducteur du type à séparation diélectrique conforme à un septième mode de réalisation de la présente invention.
Sur la figure 9, le dispositif à semiconducteur du type à séparation diélectrique, désigné de façon générale par un numéro de référence 106, a un dispositif à haute tension sous la forme d'une structure MOS formée dans la région N- de dérive 3. Une région N+ de source enterrée de connexion 22, qui est électriquement séparée ou isolée de la région de caisson P- de source 6 par une première séparation par tranchée 4a, comprenant une multiplicité de tranchées, est formée dans la région N- de dérive 3 et s'étend à travers la pellicule d'oxyde 2a et la région de pellicule d'oxyde poreux 2c, de façon à être connectée électriquement à la seconde région à concentration en silicium élevée 13. De plus, une électrode de source 23 (une troisième électrode) est formée sur la surface supérieure de la région N- de dérive 3 de façon à être en contact avec la région N+ de source enterrée 22. De plus, une seconde séparation par tranchée 4b comprenant une multiplicité de tranchées est formée de façon circulaire ou annulaire d'un côté périphérique extérieur de la région N+ de source enterrée 22, pour la séparation du dispositif entier.
On notera ici que la structure de ce mode de réalisation autre que ce qui précède, est similaire à celle du sixième mode de réalisation envisagé cidessus.
Dans ce dispositif à semiconducteur du type à séparation diélectrique 106 également, lorsque l'électrode de drain 7 et la première plaque de champ 9 sont placées au potentiel d'arrêt ou de blocage en sens direct Vcc, la première région à concentration en silicium élevée 12 est placée au même potentiel que l'électrode de drain 7, grâce à quoi le potentiel de champ électrique est contenu ou confiné dans la région de pellicule d'oxyde poreux 2c, à un emplacement situé directement au-dessous de l'électrode de drain 7.
Par conséquent, dans ce septième mode de réalisation égale- ment, il est possible d'avoir un degré de liberté plus élevé dans la conception relative à une tension de tenue élevée, en tenant compte de la résistance au claquage de la pellicule d'oxyde beaucoup plus que de l'intensité de champ électrique d'avalanche, comme dans le sixième mode de réalisation envisagé ci-dessus.
De plus, conformément à ce septième mode de réalisation, les deux électrodes de source 8, 23 sont séparées ou isolées l'une de l'autre par la première séparation par tranchée 4a, ce qui fait qu'il est possible d'avoir une caractéristique de tension de tenue élevée ou de résistance diélectrique élevée, avec l'électrode de source 8 connectée à une alimentation flottante, et avec l'électrode de source 23 placée au potentiel de la masse. En outre, la rigidité diélectrique entre les électrodes de source 8, 23 peut être fixée de façon spécifique par le nombre de tranchées et l'épaisseur d'une pellicule d'oxyde formée sur la paroi latérale de chaque tranchée, sans la nécessité de maintenir un équilibre subtil entre l'intervalle et la profondeur d'un îlot de diffusion, comme il est exigé dans des dispositifs à semiconducteur du type à séparation diélectrique classiques.
Mode de Réalisation 8 La figure 10 est une coupe qui montre un dispositif à semi- conducteur du type à séparation diélectrique conforme à un huitième mode de réalisation de la présente invention.
Comme représenté sur la figure 10, ce dispositif à semiconducteur du type à séparation diélectrique, désigné de façon générale par un numéro de référence 107, fixe la largeur diamétrale W1 de la région de pellicule d'oxyde poreux 2c, qui est un chemin pour le potentiel de champ électrique, à un côté périphérique extérieur de la première région à concentration en silicium élevée 12 (c'est-à-dire la largeur de la région de pellicule d'oxyde poreux 2c dans la direction horizontale de la première région à concentration en silicium élevée 12), et la profondeur Ti de la région de pellicule d'oxyde poreux 2c d'un côté de la première région à concentration en silicium élevée 12 opposé à la région N- de dérive (c'est-à-dire la largeur ou la longueur de la région de pellicule d'oxyde poreux 2c dans la direction verticale de la première région à concentration en silicium élevée 12), en tenant compte de la résistance au claquage diélec- trique de la pellicule d'oxyde. En d'autres termes, la largeur W1 et la pro- fondeur Ti de la région de pellicule d'oxyde poreux 2c sont fixées de façon à vérifier les relations suivantes: W1 (pm) > 0,01 (pm/v) x BV (v), et Ti (pm) > 0,01 (pm/v) x BV (v) dans lesquelles BV est la rigidité diélectrique (unité : v (bolts)) de l'îlot à tension de tenue élevée qui est exigée pour utiliser le dispositif à semi-conducteur.
On note ici que la structure de ce mode de réalisation autre que ce qui précède est similaire à celle du troisième mode de réalisation envi- sagé ci-dessus.
Dans ce huitième mode de réalisation, on obtient les effets avantageux suivants, en plus de ceux du troisième mode de réalisation envisagé cidessus. Ainsi, du fait que la largeur W1 et la profondeur Ti de la région de pellicule d'oxyde poreux 2c sont fixées de façon à vérifier les relations: W1 (pm) > 0,01 (pm/v) x BV (v) et Ti (pm) > 0,01 (pm/v) x BV (v), la région de pellicule d'oxyde poreux 2c peut avoir une résistance au claquage diélectrique satisfaisante avec une marge suffisante pour une intensité de champ électrique de 1 MV/cm, bien que la résistance au claquage diélectrique de la région de pellicule d'oxyde poreux 2c change légèrement en fonction des propriétés telles que la porosité, la taille de pores, etc., du silicium poreux qui forme la région de pellicule d'oxyde poreux 2c. En outre, la saillie de la région de pellicule d'oxyde poreux 2c en direction du côté de source peut être réduite à un minimum nécessaire, ce qui permet de garantir une caractéristique consistant en une tension de tenue ou une rigidité diélectrique élevée, et la pellicule d'oxyde 2b d'une plus faible résistance thermique peut être disposée sur un espace nécessaire et suffisant, ce qui permet d'améliorer la dissipation de chaleur du côté de la source.
Mode de Réalisation 9 La figure 11 est une coupe qui montre un dispositif à semi-conducteur du type à séparation diélectrique conforme à un neuvième mode de réalisation de la présente invention.
Comme représenté sur la figure 1 1, dans ce dispositif à semi-conducteur du type à séparation diélectrique, désigné de façon générale par un numéro de référence 108, la largeur W1 et la profondeur Ti de la région de pellicule d'oxyde poreux 2c sont fixées de façon à vérifier les relations: W1 (pm) > 0,01 (pm/v) x BV (v) et Ti (pm) > 0,01 (pm/v) x BV (v), et une zone de la région de pellicule d'oxyde poreux 2c, qui est un chemin pour le potentiel de champ électrique, s'étendant du côté périphérique extérieur de la première région à concentration en silicium élevée 12, est placée ou contenue à l'intérieur d'une zone WS définie entre les première et seconde plaques de champ 9, 10, par rapport à la direction orthogonale à l'interface des surfaces d'assemblage A. On note ici que la structure de ce mode de réalisation autre que ce qui précède est similaire à celle du huitième mode de réalisation envisagé ci-dessus.
Conformément à ce neuvième mode de réalisation, on obtient les effets avantageux suivants, en plus de ceux du huitième mode de ré- alisation envisagé ci-dessus. Ainsi, du fait que la zone de la région de pellicule d'oxyde poreux 2c, qui est le chemin pour le potentiel de champ électrique, s'étendant du côté de la périphérie extérieure de la première région à concentration en silicium élevée 12, se trouve à l'intérieur de la zone WS entre les première et seconde plaques de champ 9, 10, par rapport à la direction orthogonale à l'interface des surfaces d'assemblage A, le potentiel de champ électrique traversant la zone (c'est-à-dire la zone W1) de la région de pellicule d'oxyde poreux 2c du côté de la périphérie extérieure de la première région à concentration en silicium élevée 12, est maintenu dans une forme qui s'étend à la fois vers le côté de la source et le côté du drain. Il en résulte que le claquage par avalanche sous l'effet de la concentration de champ électrique au voisinage des première et seconde plaques de champ 9, 10 peut être réduit, ce qui offre la possibilité de maintenir stable la caractéristique de tension de tenue ou de résistance diélectrique élevée.
Mode de Réalisation 10 La figure 12 est une coupe qui montre un dispositif à semi-conducteur du type à séparation diélectrique conforme à un dixième mode de réalisation de la présente invention.
Comme représenté sur la figure 12, ce dispositif à semiconduc- teur du type à séparation diélectrique, désigné de façon générale par un numéro de référence 109, fixe la largeur diamétrale W2 de la région de pellicule d'oxyde poreux 2c, qui est un chemin du potentiel de champ électrique, définie entre la première région à concentration en silicium élevée 12 et la seconde région à concentration en silicium élevée 13, et la largeur T2 de la région de pellicule d'oxyde poreux 2c d'un côté des première et seconde régions à concentration en silicium élevée 12, 13 opposé à la région N- de dérive (c'est-à-dire la largeur ou la longueur de la région de pellicule d'oxyde poreux 2c dans la direction verticale des première et seconde régions à concentration en silicium élevée 12, 13) , en tenant compte de la résistance au claquage diélectrique de la pellicule d'oxyde. En d'autres termes, la largeur W2 et la profondeur T2 de la région de pellicule d'oxyde poreux 2c sont fixées de façon à vérifier les relations suivantes W2 (pm) > 0,01 (pm/v) x BV (v) et T2 (pm) > 0,01 (pm/v) x BV (v) De plus, une zone de la région de pellicule d'oxyde poreux 2c, qui est un chemin pour le potentiel de champ électrique, s'étendant entre les première et seconde régions à concentration en silicium élevée 12, 13, est située ou contenue à l'intérieur d'une zone WS définie entre les première et seconde plaques de champ 9, 10, par rapport à la direction orthogonale à l'interface des surfaces d'assemblage A. On note ici que la structure de ce mode de réalisation autre que qui précède est similaire à celle du sixième mode de réalisation envisagé ci-dessus.
Conformément à ce dixième mode de réalisation, on obtient les effets avantageux suivants, en plus de ceux du huitième mode de réalisation envisagé ci-dessus. Ainsi, du fait que la largeur W2 et la profondeur T2 de la région de pellicule d'oxyde poreux 2c sont fixées de façon à vérifier les relations W2 (pm) > 0,01 (pm/v) x BV (v) et T2 (pm) > 0,01 (pm/v) x BV (v), la région de pellicule d'oxyde poreux 2c peut avoir une résistance au claquage diélectrique satisfaisante avec une marge suffisante pour une intensité de champ électrique de 1 MV/cm, bien que la résistance au claquage diélectrique de la région de pellicule d'oxyde poreux 2c change légèrement en fonction des propriétés telles que la porosité, la taille de pores, etc., du silicium poreux qui forme la région de pellicule d'oxyde poreux 2c. En outre, du fait que la zone de la région de pellicule d'oxyde poreux 2c, qui est un chemin pour le potentiel de champ électrique, s'étendant entre les première et seconde régions à concentration en silicium élevée 12, 13, est située ou contenue à l'intérieur d'une zone WS définie entre les première et seconde plaques de champ 9, 10 par rapport à la direction orthogonale à l'interface des surfaces d'assemblage A, le potentiel de champ électrique traversant la zone (c'est-à-dire la zone W2) de la région de pellicule d'oxyde poreux 2c est maintenu dans une forme qui s'étend à la fois vers le côté de source et le côté de drain. Il en ré- suite que le claquage par avalanche dû à la concentration de champ électrique au voisinage des première et seconde plaques de champ 9, 10 peut être réduit, ce qui offre la possibilité de maintenir stable la caractéristique de tension de tenue ou de résistance diélectrique élevée.
Mode de Réalisation 11 La figure 13 est une coupe qui montre un dispositif à semi-conducteur du type à séparation diélectrique conforme à un onzième mode de réalisation de la présente invention.
Comme représenté sur la figure 13, ce dispositif à semiconducteur du type à séparation diélectrique, désigné de façon générale par un numéro de référence 110, a une première structure à plaques de champ multiples ou MFP (Multi Field Plate) dans laquelle une multiplicité de premières régions N+ enterrées 24 sont formées de manière circulaire ou annulaire en étant séparées les unes des autres d'une distance ou d'un espace AW2, dans une zone de la région de pellicule d'oxyde poreux 2c, qui est un chemin pour le potentiel de champ électrique, entre la première région à concentration en silicium élevée 12 et la seconde région à concentration en silicium élevée 13. Les multiples premières régions N+ enterrées 24 sont disposées de façon à être mutuellement séparées et sont formées en une configuration circulaire ou annulaire de manière qu'elles puissent être mutuellement indépendantes dans des états électriquement flottants, et formées dans un mode d'achèvement ou de terminaison automatique. De plus, il existe des couplages capacitifs entre la première région à concentration en silicium élevée 12 et l'une des premières régions N+ enterrées 24, entre la seconde région à concentration en silicium élevée 13 et une autre des premières régions N+ enterrées 24, et entre des régions adjacentes parmi les premières régions N+ enterrées 24, respectivement, et la somme totale EW2 (pm) des espaces AW2 est établie de façon à vérifier l'inégalité suivante: EW2 (pm) > 0,01 (pm/v) x BV (v).
On note ici que la structure de ce mode de réalisation autre que ce qui précède est similaire à celle du dixième mode de réalisation envisagé cidessus.
Dans ce dispositif à semiconducteur du type à séparation diélectrique 110, du fait que la somme totale 1W2 d'espaces AW2 dans les premières régions N+ enterrées 24 est fixée de façon à être supérieure à 0,01 (pm/v) x BV (c'est-à-dire EW2 (pm) > 0,01 (pm/v) x BV (v)), la région de pellicule d'oxyde poreux 2c peut avoir une résistance au claquage diélectrique satisfaisante avec une marge suffisante pour une intensité de champ électrique de 1 MV/cm.
En outre, un potentiel de champ électrique 14c s'étendant entre les première et seconde régions à concentration en silicium élevée 12, 13 sous l'effet de l'application d'une tension de tenue en sens direct, est uniformément réparti par la fonction de division capacitive de la première structure MFP des premières régions N+ enterrées 24, comme représenté sur la figure 14, ce qui a pour effet de niveler des pics de l'intensité de champ électrique.
Ainsi, conformément à ce onzième mode de réalisation, on peut obtenir une caractéristique de tension de tenue ou de résistance diélectrique élevée, tout en maintenant une rigidité diélectrique plus sûre, en comparaison avec le dixième mode de réalisation envisagé ci-dessus.
Mode de réalisation 12 La figure 15 est une coupe qui montre un dispositif à semi-conducteur du type à séparation diélectrique conforme à un douzième mode de réalisation de la présente invention. La figure 16 est une représentation qui montre la relation de position entre des première et seconde plaques de champ et la région N+ enterrée dans un dispositif à semi-conducteur du type à séparation diélectrique conforme au douzième mode de réalisation de la présente invention, en vue de dessus dans une direction orthogonale à une interface entre les surfaces d'assemblage A. Comme représenté sur la figure 15 et la figure 16, dans ce dis-positif à semiconducteur du type à séparation diélectrique, désigné de façon générale par un numéro de référence 111, une multiplicité d'éléments conférant une conductivité électrique, 25, sont formés entre la première région à concentration en silicium élevée 12 et l'une des premières régions N+ enterrées 24, entre la seconde région à concentration en silicium élevée 13 et une autre des premières régions N+ enterrées 24, et entre des premières régions N+ enterrées 24 adjacentes. Ces éléments conférant une conductivité électrique 25 sont formés, après formation de la région de pellicule d'oxyde poreux 2c, en introduisant Si, P, As ou des substances semblables dans la région de pellicule d'oxyde poreux 2c ainsi formée, par injection ou implantation à énergie élevée, dans la même plage que la profondeur des premières régions N+ enterrées 24. Il en résulte que des couplages résistifs dus aux éléments conférant une conduc- tivité électrique 25 sont interposés entre la première région à concentration en silicium élevée 12 et l'une des premières régions N+ enterrées 24, entre la seconde région à concentration en silicium élevée 13 et l'autre des premières régions N+ enterrées 24, et entre les régions adjacentes parmi les premières régions N+ enterrées 24. Ici, il est souhaitable de disposer les éléments conférant une conductivité électrique 25 d'une manière répartie dans une direction de la circonférence, de façon à éviter la concentration des positions auxquelles ils sont disposés.
On note ici que la structure de ce mode de réalisation autre que ce qui précède est similaire à celle du onzième mode de réalisation envi- sagé ci-dessus.
Dans ce dispositif à semiconducteur du type à séparation diélectrique 111, le potentiel de champ électrique 14c s'étendant entre les première et seconde régions à concentration en silicium élevée 12, 13 au moment de l'application d'une tension de tenue en sens direct est unifor- mément réparti par la première structure MFP des premières régions N+ enterrées 24, et par la fonction de division résistive des éléments conférant une conductivité électrique 25, de façon que des pics de l'intensité de champ électrique soient nivelés.
Par conséquent, dans ce douzième mode de réalisation égale- ment, il est possible d'obtenir une caractéristique de tension de tenue ou de résistance diélectrique élevée, tout en maintenant une rigidité diélectrique plus sûre.
Mode de réalisation 13 La figure 17 est une coupe qui montre un dispositif à semi- conducteur du type à séparation diélectrique conforme à un treizième mode de réalisation de la présente invention.
Comme représenté sur la figure 17, ce dispositif à semiconducteur du type à séparation diélectrique, désigné de façon générale par un numéro de référence 112, a une seconde structure MFP dans laquelle une multiplicité de secondes régions N+ enterrées 26 sont formées de manière circulaire ou annulaire d'un côté des premières régions N+ enterrées 24 opposé à l'électrode de drain, à des positions éloignées d'une distance verticale AW3 de la première région à concentration en silicium élevée 12, de la seconde région à concentration en silicium élevée 13 et des premiè- res régions N+ enterrées 24, et mutuellement séparées d'une distance AW3. De plus, il existe des couplages capacitifs entre la première région à concentration en silicium élevée 12 et l'une des secondes régions N+ enterrées 26, entre la seconde région à concentration en silicium élevée 13 et une autre des secondes régions N+ enterrées 26, et entre des régions adjacentes parmi les secondes régions N+ enterrées 26, respectivement, et la somme totale EW3 (pm) des espaces 4W3 est fixée de façon à vérifier l'inégalité suivante: EW3 (pm) > 0,01 (pm/v) x BV (v).
On note ici que la structure de ce mode de réalisation autre que ce qui précède est similaire à celle du onzième mode de réalisation envisagé cidessus.
Dans ce dispositif à semiconducteur du type à séparation diélectrique 112, du fait que la somme totale EW3 d'espaces AW3 dans les secondes régions N+ enterrées 26 est fixée de façon à être supérieure à 0,01 (pm/v) x BV (v) (c'est-à-dire EW3 (pm) > 0,01 (pm/v) x BV (v)), la région de pellicule d'oxyde poreux 2c peut avoir une résistance au claquage diélectrique satisfaisante avec une marge suffisante pour une intensité de champ électrique de 1 MV/cm.
En outre, du fait que le potentiel de champ électrique s'étendant entre les première et seconde régions à concentration en silicium élevée 12, 13 est uniformément réparti par les première et seconde structures MFP des premières et secondes régions N+ enterrées 24, 26 et par leurs fonctions de division capacitive, des pics de l'intensité de champ électri- que sont nivelés, et il est possible d'obtenir une caractéristique de tension de tenue ou de résistance diélectrique élevée, tout en maintenant une rigidité diélectrique plus sûre.
Bien que dans le treizième mode de réalisation envisagé ci-dessus, il existe deux rangées ou couches des première et seconde struc- tures MFP, on peut obtenir des effets avantageux similaires mêmes dans des cas dans lesquels on adopte trois rangées ou couches de structures MFP, ou plus.
Mode de Réalisation 14 La figure 18 est une coupe qui montre un dispositif à semi- conducteur du type à séparation diélectrique conforme à un quatorzième mode de réalisation de la présente invention.
Comme représenté sur la figure 18, dans ce dispositif à semi-conducteur du type à séparation diélectrique, désigné de façon générale par un numéro de référence 113, une troisième région à concentration en silicium élevée 27 est disposée de manière circulaire ou annulaire dans la région de pellicule d'oxyde poreux 2c, d'un côté de la première région àconcentration en silicium élevée 12 qui est opposé à la région N- de dérive, et une quatrième région à concentration en silicium élevée 28 est également disposée dans la région de pellicule d'oxyde poreux 2c, d'un côté de la seconde région à concentration en silicium élevée 13 qui est opposé à la région N- de dérive, à la même profondeur que la troisième région à concentration en silicium élevée 27. De plus, la région drain N+ enterrée 21 est formée de façon à être connectée électriquement aux première et troisième régions à concentration en silicium élevée 12, 27, et la région N+ de source enterrée 22 est formée de façon à être connectée électriquement aux seconde et quatrième régions à concentration en silicium élevée 13, 28.
En outre, les multiples secondes régions N+ enterrées 26 sont disposées de façon circulaire ou annulaire d'un côté des premières ré- gions N+ enterrées 24 qui est opposé au côté de l'électrode de drain, de manière à être mutuellement espacées d'une distance AW4, de façon à former une seconde structure MFP. En outre, une multiplicité d'éléments conférant une conductivité électrique, 25, sont interposés entre la première région à concentration en silicium élevée 12 et l'une des premières régions N+ enterrées 24, entre la seconde région à concentration en silicium élevée 13 et une autre des premières régions N+ enterrées 24, et entre des premières régions N+ enterrées 24 adjacentes. De plus, une autre multiplicité d'éléments conférant une conductivité électrique, 25, sont interposés entre la troisième région à concentration en silicium éle- vée 27 et l'une des secondes régions N+ enterrées 26, entre la quatrième région à concentration en silicium élevée 28 et une autre des secondes régions N+ enterrées 26, et entre des secondes régions N+ enterrées 26 adjacentes. Ces éléments conférant une conductivité électrique, 25, sont formés, après formation de la région de pellicule d'oxyde poreux 2c, en introduisant Si, P, As ou des substances semblables dans la région de pellicule d'oxyde poreux 2c ainsi formée, au moyen d'une injection ou d'une implantation à énergie élevée, dans la même plage que la profondeur des secondes régions N+ enterrées 26, et en outre dans la même plage que la profondeur des premières régions N+ enterrées 24.
Avec la structure ci-dessus, des couplages résistifs dus aux éléments conférant une conductivité électrique, 25, sont interposés entre la première région à concentration en silicium élevée 12 et l'une des premières régions N+ enterrées 24, entre la seconde région à concentration en silicium élevée 13 et l'autre des premières régions N+ enterrées 24, et entre les premières régions N+ enterrées 24 adjacentes. De plus, des couplages résistifs dus aux éléments conférant une conductivité électrique, 25, sont interposés entre la troisième région à concentration en silicium élevée 27 et l'une des secondes régions N+ enterrées 26, entre la quatrième région à concentration en silicium élevée 28 et l'autre des se- condes régions N+ enterrées 26, et entre les secondes régions N+ enter- rées 26 adjacentes. De plus, des couplages capacitifs sont interposés entre les couches des première et seconde structures MFP, et entre la seconde structure MFP et le substrat semiconducteur 1, respectivement.
En outre, la somme totale EW4 des espaces OW4 dans les se- condes régions N+ enterrées 26 est fixée de façon à vérifier l'inégalité suivante: EW4 (pm) > 0,01 (pm/v) x BV (v).
On note ici que la structure de ce mode de réalisation autre que ce qui précède est similaire à celle du onzième mode de réalisation envi- sagé ci-dessus.
Dans ce dispositif à semiconducteur du type à séparation diélectrique 113, du fait que la somme totale EW4 d'espaces AW4 dans les secondes régions N+ enterrées 26 est fixée de façon à être supérieure à 0,01 (pm/v) x BV (v) (c'est-à-dire EW4 (pm) > 0,01 (pm/v) x BV (v)), comme dans le cas de la somme totale EW2 d'espaces AW2 dans les premières régions N+ enterrées 24, la région de pellicule d'oxyde poreux 2c peut avoir une résistance au claquage diélectrique satisfaisante avec une marge suffisante pour une intensité de champ électrique de 1 MV/cm.
En outre, du fait que le potentiel de champ électrique s'étendant entre les première et seconde régions à concentration en silicium élevée 12, 13 est uniformément réparti par les deux couches des première et seconde structures MFP des premières et secondes régions N+ enterrées 24, 26, et par leurs fonctions de division capacitive, des pics de l'intensité de champ électrique sont nivelés, et une caractéristique de tension de tenue ou de résistance diélectrique élevée peut être obtenue tout en maintenant une rigidité diélectrique plus sûre.
Mode de Réalisation 15 La figure 19 est une représentation qui montre la relation de position entre des première et seconde plaques de champ et une région N+ enterrée, dans un dispositif à semiconducteur du type à séparation diélectrique conforme à un quinzième mode de réalisation de la présente invention, en vue de dessus dans une direction orthogonale à une inter-face entre des surfaces d'assemblage A. La figure 20 est une coupe selon une ligne XX-XX de la figure 19 et vue dans la direction des flèches sur cette figure.
Comme représenté sur la figure 19 et la figure 20, dans ce dis-positif à semiconducteur du type à séparation diélectrique, désigné de façon générale par un numéro de référence 114, la seconde région à concentration en silicium élevée 13 et les premières régions N+ enterrées 24 sont respectivement formées avec une forme annulaire partiellement coupée ou divisée, et une connexion de conducteur de drain (sortie) 29 comprenant une région N+ enterrée est formée de façon à s'étendre à partir de la première région à concentration en silicium élevée 12 vers un côté de source, à travers les parties divisées des premières régions N+ enterrées 24 et de la seconde région à concentration en silicium élevée 13. De plus, une région N+ de conducteur de drain enterrée (sortie) 30 est formée dans la région N- de dérive 3 d'une manière électriquement séparée ou isolée de la région de caisson P- de source 6 au moyen de la pre- mière séparation par tranchée 4a, et s'étend à travers la pellicule d'oxyde 2a et la région de pellicule d'oxyde poreux 2c, de façon à être connectée électriquement à la connexion de conducteur de drain 29. De plus, une électrode de conducteur de drain (sortie) 31 est formée sur la surface supérieure de la région N- de dérive 3 de façon à être en contact avec la région N+ de conducteur de drain enterrée 30, et la seconde séparation par tranchée 4b est formée de manière circulaire ou annulaire d'un côté périphérique extérieur de la région N+ de conducteur de drain enterrée 30, pour la séparation du dispositif entier.
On note ici que la structure de ce mode de réalisation autre que ce qui précède est similaire à celle du onzième mode de réalisation envisagé cidessus.
Conformément à ce quinzième mode de réalisation, en plus des effets avantageux mentionnés ci-dessus, du onzième mode de réalisation, on obtient les effets avantageux suivants. Ainsi, l'électrode de conducteur de drain 31 peut être sortie jusqu'au côté périphérique extérieur de l'électrode de source 8 à travers la première région à concentration en silicium élevée 12, la connexion de conducteur de drain 29 et la région N+ de conducteur de drain enterrée 30.
De plus, la pellicule d'oxyde 2a et une partie de la région de pellicule d'oxyde poreux 2c sur la connexion de conducteur de drain 29 remplissent les fonctions de pellicules d'isolation intercouches, et la région de pellicule d'oxyde poreux 2c, qui est constituée d'une pellicule d'oxyde de silicium poreux, peut aisément être épaissie, ce qui permet d'améliorer la rigidité diélectrique de la connexion de conducteur de drain 29 à la suite de la résistance diélectrique accrue du dispositif.
En outre, la rigidité diélectrique exigée lorsque la connexion de conducteur de drain 29 est sortie à travers la couche SOI du côté de la source (la région N- de dérive 3) dépend des première et seconde séparations par tranchée 4a, 4b, ce qui fait que la résistance diélectrique peut aisément être augmentée en augmentant le nombre de tranchées dans les première et seconde séparations par tranchées 4a, 4b. Par conséquent, une telle structure d'électrode de conducteur de drain (sortie) est capable de garantir une rigidité diélectrique de conducteur (sortie) suffisante pour un dispositif à semiconducteur.
Ainsi, en adoptant cette structure d'électrode de conducteur de drain, un processus d'épaississement par oxydation ou un processus de dépôt chimique en phase vapeur (CVD) pour la formation d'une pellicule d'oxyde CVD épaisse, effectuée par CVD, qui est exigé de façon classique pour l'isolation intercouche, devient inutile, ce qui permet de simpli- fier le processus de fabrication entier, ainsi que de réduire le temps de traitement.
Bien que dans ce quinzième mode de réalisation, la structure d'électrode de conducteur de drain soit appliquée au dispositif à semi-conducteur du type à séparation diélectrique envisagé ci-dessus conforme au onzième mode de réalisation, on peut obtenir des effets avantageux similaires même si elle est appliquée à un dispositif à semiconducteur du type à séparation diélectrique conforme à n'importe lequel des autres modes de réalisation.
Mode de Réalisation 16 La figure 21 est une coupe qui montre un dispositif à semi-conducteur du type à séparation diélectrique conforme à un seizième mode de réalisation de la présente invention.
Comme représenté sur la figure 21, dans ce dispositif à semi-conducteur du type à séparation diélectrique, désigné de façon générale par un numéro de référence 115, une couche diélectrique sous la forme d'une pellicule d'oxyde enterrée 2B comprend une région de pellicule d'oxyde poreux 2d, une pellicule d'oxyde 2b et une région de pellicule d'oxyde poreux 2c, et des surfaces d'assemblage A comprennent la région de pellicule d'oxyde poreux 2d, la pellicule d'oxyde 2b et la région de pel- licule d'oxyde poreux 2c. De plus, la région N- de dérive 3 est formée sur la région de pellicule d'oxyde poreux 2d, et les première et seconde régions à concentration en silicium élevée 12, 13, les première régions N+ enterrées 24 et la connexion de conducteur de drain 29 sont formées dans la région de pellicule d'oxyde poreux 2d.
On note ici que la structure de ce mode de réalisation autre que ce qui précède est similaire à celle du quinzième mode de réalisation envisagé ci-dessus.
Dans ce seizième mode de réalisation, la région de pellicule d'oxyde poreux 2d comprenant une pellicule de silicium poreux pouvant être épaissie aisément est formée de façon à fonctionner comme une couche d'isolation intercouche. Par conséquent, un processus d'épaississement par oxydation ou un processus de CVD pour la formation d'une pellicule d'oxyde CVD épaisse au moyen du processus de CVD, qui est exigé de façon classique pour l'isolation intercouche, devient inutile, et par conséquent il est possible de simplifier le processus de fabrication entier, ainsi que de réduire le temps de traitement. De plus, la couche d'isolation intercouche peut aisément être épaissie, ce qui permet d'obtenir la caractéristique de résistance diélectrique élevée.
De plus, on pourrait craindre que lorsque la région N+ de drain enterrée 21 et la région N+ de conducteur de drain enterrée 30 traversent les surfaces d'assemblage A, l'interface entre les surfaces d'assemblage A devienne un chemin de courant de fuite. Cependant, dans ce seizième mode de réalisation, la région N+ de drain enterrée 21 et la région N+ de conducteur de drain enterrée 30 sont formées dans une partie d'une tranche s'étendant d'un côté SOI par rapport à l'interface entre les surfaces d'assemblage A, ce qui fait que ni la région N+ de drain enterrée 21, ni la région N+ de conducteur de drain enterrée 30 ne traverse les surfaces d'assemblage A, et par conséquent il n'apparaît également pas de chemin de courant de fuite, comme mentionné ci-dessus.
Bien que dans les modes de réalisation respectifs envisagés ci-dessus, on ait fait référence au cas dans lequel un transistor MOS à haute tension (HV-MOS) ou un IGBT est utilisé pour le dispositif à tension de tenue élevée, de type horizontal, la présente invention peut être appliquée de façon similaire à n'importe quel dispositif à tension de tenue éle- vée, de type horizontal, de manière générale, formé sur une structure SOI, comme par exemple une diode, un transistor et un thyristor commuté par l'émetteur, ou EST (Emitter Switched Thyristor), tout en procurant des effets avantageux similaires.
En outre, bien que dans les modes de réalisation respectifs en- visagés ci-dessus, on ait décrit un dispositif à tension de tenue élevée à canal n comme un dispositif à tension de tenue élevée horizontal, on peut obtenir des effets avantageux similaires même si la présente invention est appliquée à un dispositif à tension de tenue élevée à canal p. Il va de soi que de nombreuses modifications peuvent être ap- portées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention.

Claims (15)

REVENDICATIONS
1. Dispositif à semiconducteur du type à séparation diélectrique, caractérisé en ce qu'il comprend: - un substrat semiconducteur (1); - une couche diélectrique (2, 2B) disposée de façon adjacente à une étendue entière d'un plan principal du substrat semiconducteur (1); - une première couche de semiconducteur (3) d'un premier type de conductivité, d'une faible concentration en impuretés, assemblée au substrat semiconducteur (1) avec interposition de la couche diélectrique (2, 2B); - une séparation par tranchée (4, 4a, 4b) formée de façon annulaire dans la première couche de semiconducteur (3) pour séparer la première couche de semiconducteur (3) dans une direction latérale, pour procurer ainsi une région d'élément; - un dispositif à tension de tenue élevée ayant une couche de semiconducteur d'un premier type de conductivité (5), d'une concentration en impuretés élevée, formée sélectivement sur une surface d'une partie centrale de la région d'élément, et une troisième couche de semiconducteur (6) d'un second type de conductivité, formée dans la région d'élément à un emplacement distant de la seconde couche de semiconducteur (5), de façon à entourer la seconde couche de semiconducteur (5); - une première électrode (7, 7a) disposée sur une surface de la seconde couche de semiconducteur (5) et jointe à cette surface; - une seconde électrode (8, 8a) disposée sur une surface de la troisième couche de semiconducteur (6) et jointe à cette surface; - une première plaque de champ (9) disposée sur la première couche de semiconducteur (3) de façon à couvrir la seconde couche de semiconducteur (5); - une seconde plaque de champ (10) disposée sur la première couche de semiconducteur (3) de façon à couvrir la troisième couche de semiconducteur (6) et entourant la première plaque de champ (9); et - une première région à concentration en silicium élevée (12) formée dans la couche diélectrique (2, 2B) à un emplacement situé direc- tement au-dessous de la première électrode (7, 7a); et - en ce que la première électrode (7, 7a) et la première région à concentration en silicium élevée (12) sont connectées électriquement l'une à l'autre.
2. Dispositif à semiconducteur du type à séparation diélectrique selon la revendication 1, caractérisé en ce que - le dispositif à tension de tenue élevée comprend un dispositif MOS à haute tension de type horizontal ayant une région de source du premier type de conductivité formée dans la troisième couche de semi- conducteur (6) de façon à être en contact avec la seconde électrode (8); et - la première région à concentration en silicium élevée (12) est composée d'une région N+ enterrée, et une région N+ de drain (16) est formée dans la première couche de semiconducteur (3) de façon à être connectée électriquement à la première électrode (7) et à la première ré- gion à concentration en silicium élevée (12).
3. Dispositif à semiconducteur du type à séparation diélectrique selon la revendication 2, caractérisé en ce que la première région à concentration en silicium élevée (12) est formée dans une région de pelli- cule d'oxyde poreux (2c, 2d) qui constitue une partie de la couche diélectrique (2), et la région N+ de drain (16) s'étend à travers la région de pellicule d'oxyde poreux (2c, 2d) de façon à être connectée électriquement à la première région à concentration en silicium élevée (12).
4. Dispositif à semiconducteur du type à séparation diélectrique selon la revendication 1, caractérisé en ce que le dispositif à tension de tenue élevée comprend un IGBT à haute tension d'un type horizontal à courtcircuit d'anode, incluant une région de drain (17) du second type de conductivité formée dans la seconde couche de semiconducteur (5) de façon à être en contact avec la première électrode (7a) et une région de source du premier type de conductivité formée dans la troisième couche de semiconducteur (6) de façon à être en contact avec la seconde électrode (8a); et - la première région à concentration en silicium élevée (12) est composée d'une région N+ enterrée et est formée dans la région de pellicule d'oxyde poreux (2c) qui constitue une partie de la couche diélectrique (2), et une région N+ de court-circuit d'anode (18) est formée dans la première couche de semiconducteur (3) de façon à s'étendre à travers la première électrode (7a) et la région de pellicule d'oxyde poreux (2c) pour être connectée électriquement à la première région à concentration en silicium élevée (12).
5. Dispositif à semiconducteur du type à séparation diélectrique selon la revendication 1, caractérisé en ce que le dispositif à tension de tenue élevée comprend un IGBT à haute tension horizontal d'un type sans percement incluant une région de drain (20) du second type de conductivité formée dans la seconde couche de semi- conducteur (5) de façon à être en contact avec la première électrode (7a) et une région de source d'un premier type de conductivité formée dans la troisième couche de semiconducteur (6) de façon à être en contact avec la seconde électrode (8a); et la première région à concentration en sili- cium élevée (12) est composée d'une région N+ enterrée et est formée dans la région de pellicule d'oxyde poreux (2c) qui constitue une partie de la couche diélectrique (2), et la région de drain (20) du second type de conductivité est formée dans la première couche de semiconducteur (3) de façon à s'étendre à travers la région de pellicule d'oxyde poreux (2c) pour être connectée électriquement à la première région à concentration en silicium élevée (12).
6. Dispositif à semiconducteur du type à séparation diélectrique selon l'une quelconque des revendications 3 à 5, caractérisé en ce qu'il comprend en outre: - une seconde région à concentration en silicium élevée (13) composée d'une région N+ enterrée qui est formée dans la région de pellicule d'oxyde poreux (2c) à un emplacement situé directement au-dessous de la seconde électrode (8), de façon à entourer la première région à concentration en silicium élevée (12); et - en ce que la seconde électrode (8) est connectée électrique- ment à la seconde région à concentration en silicium élevée (13) à travers la troisième couche de semiconducteur (6) ou une région N+ de connexion du côté de la seconde électrode.
7. Dispositif à semiconducteur du type à séparation diélectrique selon l'une quelconque des revendications 3 à 5, caractérisé en ce qu'il comprend en outre: - une seconde région à concentration en silicium élevée (13) composée d'une région N+ enterrée qui est formée dans la région de pellicule d'oxyde poreux (2c) à un emplacement situé directement audessous de la seconde électrode (8), de façon à entourer la première région à concentration en silicium élevée (12); et - en ce qu'une région N+ de connexion d'électrode est formée dans la première couche de semiconducteur (3) de façon à être connectée électriquement à la seconde région à concentration en silicium élevée (13) dans un état électrique isolé de la troisième couche de semiconducteur (6); - et la troisième électrode (23) est jointe à une surface de la région N+ de connexion d'électrode, et est disposée sur cette surface.
8. Dispositif à semiconducteur du type à séparation diélectrique selon l'une quelconque des revendications 3 à 5, caractérisé en ce que si on suppose que la rigidité diélectrique d'un îlot à résistance diélectrique élevée exigé pour faire fonctionner ce dispositif à semiconducteur est BV (bolts), la région de pellicule d'oxyde poreux (2c) ayant une largeur diamétrale W à partir d'une extrémité de la première région à concentration en silicium élevée (12) et une profondeur T à partir de la première région à concentration en silicium élevée (12) jusqu'à son côté opposé à la première couche de semiconducteur (3), est formée de façon à vérifier les relations suivantes: W > 0,01 x BV (pm), et T > 0,01 x BV (pm).
9. Dispositif à semiconducteur du type à séparation diélectrique selon la revendication 6 ou 7, caractérisé en ce que, si on suppose que la rigidité diélectrique d'un îlot à résistance diélectrique élevée, exigé pour faire fonctionner le dispositif à semiconducteur, est BV (bolts), la région de pellicule d'oxyde poreux (2c) ayant une largeur diamétrale W de sa zone située entre les première et seconde régions à concentration en silicium élevée (12, 13) et une profondeur T à partir des première et seconde régions à concentration en silicium élevée (12, 13) jusqu'à son côté opposé à la première couche de semiconducteur (3), est formée de façon à vérifier les relations suivantes: W > 0,01 x BV (pm), et T > 0,01 x BV (pm).
10. Dispositif à semiconducteur du type à séparation diélectri- que selon l'une quelconque des revendications 8 ou 9, caractérisé en ce qu'une zone de la région de pellicule d'oxyde poreux (2c) correspondant à la largeur diamétrale W est contenue dans une zone WS entre les première et seconde plaques de champ (9, 10), par rapport à une direction orthogonale à des surfaces d'assemblage de la couche diélectrique (2) et de la première couche de semiconducteur (3).
11. Dispositif à semiconducteur du type à séparation diélectrique selon l'une quelconque des revendications 8 à 10, caractérisé en ce qu'une pluralité de régions N+ de plaques de champ annulaires (24, 26) sont disposées de façon diamétralement parallèle les unes aux autres dans une zone de la région de pellicule d'oxyde poreux (2c) correspondant à la largeur diamétrale W, indépendamment l'une de l'autre, en cou-plage capacitif, de façon à entourer la première région à concentration en silicium élevée (12), pour former ainsi une structure à plaques de champ multiples.
1 2. Dispositif à semiconducteur du type à séparation diélectrique selon la revendication 1 1, caractérisé en ce que la pluralité de régions N+ de plaques de champ annulaires (26) sont en outre disposées dans la région de pellicule d'oxyde poreux (2c) en une ou plusieurs couches, à un emplacement ou des emplacements dont la profondeur diffère de celle de la structure de plaques de champ multiples, d'une manière telle que des régions adjacentes parmi les régions N+ de plaques de champ (26) à l'intérieur de ladite couche ou desdites couches, ou entre elles, soient mutuellement couplées de façon capacitive.
13. Dispositif à semiconducteur du type à séparation diélectri- que selon l'une quelconque des revendications 8 àu 10, caractérisé en ce qu'une pluralité de régions N+ de plaques de champ annulaires (24, 26) sont disposées de façon diamétralement parallèles les unes aux autres dans une zone de la région de pellicule d'oxyde poreux (2c) correspon- dant à la largeur diamétrale W, indépendamment les unes des autres, de façon à entourer la première région à concentration en silicium élevée (12), et sont couplées les unes aux autres à travers des composants résistifs, pour former ainsi une structure de plaques de champ multiples.
14. Dispositif à semiconducteur du type à séparation diélectri- que selon la revendication 13, caractérisé en ce qu'au moins une région à concentration en silicium élevée du côté de la première électrode (27), composée d'une région N+ enterrée, est disposée dans la région de pellicule d'oxyde poreux (2c) d'un côté de la première région à concentration en silicium élevée (12) opposé à la première couche de semiconducteur (3), en une ou plusieurs couches à un emplacement ou des emplacements dont la profondeur est différente de celle de la première région à concentration en silicium élevée (12), d'une manière connectée électriquement à la première électrode (7); - au moins une région à concentration en silicium élevée du côté de la seconde électrode (28), composée d'une région N+ enterrée, est disposée dans la région de pellicule d'oxyde poreux (2c) d'un côté de la seconde région à concentration en silicium élevée (13) opposé à la première couche de semiconducteur (3), à un emplacement ou des emplacements dont la profondeur est la même que celle de l'au moins une région à concentration en silicium élevée du côté de la première électrode (27), d'une manière connectée électriquement à la seconde électrode (8); - la pluralité de régions N+ de plaques de champ annulaires (26) sont en outre disposées de manière diamétralement parallèle les unes aux autres dans des zones respectives entre les régions à concentration en silicium élevée du côté de la première électrode et du côté de la seconde électrode (27, 28), à des emplacements de la même profondeur de celles-ci, indépendamment l'une de l'autre, de façon à entourer la région à concentration en silicium élevée du côté de la première électrode (27); - et des régions adjacentes parmi les régions N+ de plaques de champ (26) à l'intérieur de chacune de ladite couche ou desdites couches, sont couplées de manière résistive les unes aux autres, et des régions adjacentes parmi les régions N+ de plaques de champ (26) entre ladite couche ou lesdites couches sont couplées de façon capacitive les unes aux autres.
15. Dispositif à semiconducteur du type à séparation diélectrique selon l'une quelconque des revendications 1 à 14, caractérisé en ce qu'une connexion de conducteur (29) composée d'une région N+ enterrée est établie de façon à s'étendre à travers la région de pellicule d'oxyde poreux (2c, 2d) dans une direction diamétrale, à partir de la première ré- gion à concentration en silicium élevée (12), vers une partie inférieure, sous la séparation par tranchée (4a, 4b); - et une électrode de conducteur de la première électrode (31) est sortie à partir de la connexion de conducteur (29) dans un état électriquement isolé vis-à-vis de la seconde électrode (8) par une paroi de la séparation par tranchée (4a).
16. Dispositif à semiconducteur du type à séparation diélectrique selon la revendication 15, caractérisé en ce que la région de pellicule d'oxyde poreux (2c, 2d) comprend une région de pellicule d'oxyde poreux du côté de la première couche de semiconducteur (2d) et une région de pellicule d'oxyde poreux du côté du substrat semiconducteur (2c), assemblées l'une à l'autre avec des surfaces d'assemblage (A) de la couche diélectrique (2B) interposées entre elles; et - la connexion de conducteur (29) est formée dans la première région de pellicule d'oxyde poreux du côté de la première couche de se- miconducteur (2d).
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8461648B2 (en) 2005-07-27 2013-06-11 Infineon Technologies Austria Ag Semiconductor component with a drift region and a drift control region
EP1908119B1 (fr) * 2005-07-27 2012-04-18 Infineon Technologies Austria AG Composant a semi-conducteurs comportant une zone de derive et une zone de commande de derive
US8110868B2 (en) 2005-07-27 2012-02-07 Infineon Technologies Austria Ag Power semiconductor component with a low on-state resistance
JP5055813B2 (ja) * 2006-04-10 2012-10-24 富士電機株式会社 Ｓｏｉ横型半導体装置
JP2008227474A (ja) * 2007-02-13 2008-09-25 Toshiba Corp 半導体装置
JP5105060B2 (ja) * 2007-11-16 2012-12-19 三菱電機株式会社 半導体装置およびその製造方法
JP2009141237A (ja) * 2007-12-10 2009-06-25 Panasonic Corp 半導体装置及びその製造方法
JP2010098189A (ja) * 2008-10-17 2010-04-30 Toshiba Corp 半導体装置
JP2011165924A (ja) * 2010-02-10 2011-08-25 Mitsubishi Electric Corp 半導体装置
US8623732B2 (en) * 2010-06-17 2014-01-07 Freescale Semiconductor, Inc. Methods of making laterally double diffused metal oxide semiconductor transistors having a reduced surface field structure
JP5610930B2 (ja) * 2010-08-30 2014-10-22 三菱電機株式会社 半導体装置
JP5565309B2 (ja) * 2010-12-29 2014-08-06 三菱電機株式会社 半導体装置
KR101380309B1 (ko) * 2012-05-23 2014-04-02 주식회사 동부하이텍 커패시터 및 그 형성 방법
JP6053415B2 (ja) * 2012-09-19 2016-12-27 三菱電機株式会社 半導体装置
FR3011124A1 (fr) * 2013-09-26 2015-03-27 St Microelectronics Tours Sas Composant scr a caracteristiques stables en temperature
US9666710B2 (en) * 2015-05-19 2017-05-30 Nxp Usa, Inc. Semiconductor devices with vertical field floating rings and methods of fabrication thereof
DE102015122387B4 (de) * 2015-12-21 2023-09-21 Infineon Technologies Ag Leistungshalbleiterbauelemente, Halbleiterbauelemente und ein Verfahren zum Anpassen einer Anzahl von Ladungsträgern
CN105633140B (zh) * 2016-03-30 2018-06-12 南京邮电大学 一种双层部分soi ligbt器件及其制造方法
US10586865B2 (en) 2017-09-29 2020-03-10 Cirrus Logic, Inc. Dual gate metal-oxide-semiconductor field-effect transistor
FR3091021B1 (fr) * 2018-12-20 2021-01-08 St Microelectronics Tours Sas Thyristor vertical
CN115274815A (zh) * 2021-04-29 2022-11-01 苏州华太电子技术股份有限公司 图形化布局的夹层氧化层晶圆及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0497577A2 (fr) * 1991-01-31 1992-08-05 Kabushiki Kaisha Toshiba Dispositif à semiconducteur à haute tension de claquage
US5485030A (en) * 1992-10-21 1996-01-16 Mitsubishi Denki Kabushiki Kaisha Dielectric element isolated semiconductor device and a method of manufacturing the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5343067A (en) * 1987-02-26 1994-08-30 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
JP3293871B2 (ja) * 1991-01-31 2002-06-17 株式会社東芝 高耐圧半導体素子
US5386136A (en) * 1991-05-06 1995-01-31 Siliconix Incorporated Lightly-doped drain MOSFET with improved breakdown characteristics
DE69317004T2 (de) * 1992-03-26 1998-06-10 Texas Instruments Inc Hochspannungstruktur mit oxydisolierter Source und RESURF-Drift-Zone in Massivsilizium
DE4231310C1 (de) 1992-09-18 1994-03-24 Siemens Ag Verfahren zur Herstellung eines Bauelementes mit porösem Silizium
JPH0945762A (ja) 1995-07-26 1997-02-14 Matsushita Electric Works Ltd 半導体素子基体およびその製造方法
JP3435930B2 (ja) * 1995-09-28 2003-08-11 株式会社デンソー 半導体装置及びその製造方法
JP3082671B2 (ja) 1996-06-26 2000-08-28 日本電気株式会社 トランジスタ素子及びその製造方法
KR100225411B1 (ko) * 1997-03-24 1999-10-15 김덕중 LDMOS(a lateral double-diffused MOS) 트랜지스터 소자 및 그의 제조 방법
KR19980084367A (ko) * 1997-05-23 1998-12-05 배순훈 실리콘-온-인슐레이터 기판을 사용한 저감 표면 전계형 횡형 이중-확산 모스 트랜지스터에 대한 모델링 방법
WO2002067333A1 (fr) * 2001-02-21 2002-08-29 Mitsubishi Denki Kabushiki Kaisha Dispositif semi-conducteur et procede de fabrication correspondant
KR100403519B1 (ko) * 2001-03-07 2003-10-30 재단법인서울대학교산학협력재단 실리콘 이중막 전력 트랜지스터 및 그 제조 방법
GB0107408D0 (en) 2001-03-23 2001-05-16 Koninkl Philips Electronics Nv Field effect transistor structure and method of manufacture
JP4020195B2 (ja) 2002-12-19 2007-12-12 三菱電機株式会社 誘電体分離型半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0497577A2 (fr) * 1991-01-31 1992-08-05 Kabushiki Kaisha Toshiba Dispositif à semiconducteur à haute tension de claquage
US5485030A (en) * 1992-10-21 1996-01-16 Mitsubishi Denki Kabushiki Kaisha Dielectric element isolated semiconductor device and a method of manufacturing the same

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Publication number Publication date
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